基于AD9625新型GSPS ADC的雷達(dá)系統(tǒng)數(shù)字化架構(gòu)

現(xiàn)代高級雷達(dá)系統(tǒng)受到多方面的挑戰(zhàn)，人們提出了額外的一些運(yùn)行要求，包括需要支持多功能處理和動態(tài)模式調(diào)整。此外，頻率分配上的最新變化導(dǎo)致許多雷達(dá)系統(tǒng)的工作頻率非常接近通信基礎(chǔ)設(shè)施和其他頻譜要求極高的系統(tǒng)。未來的頻譜擁塞狀況預(yù)期會更嚴(yán)重，問題將惡化到雷達(dá)系統(tǒng)需要在運(yùn)行時進(jìn)行調(diào)整以適應(yīng)環(huán)境和運(yùn)行要求，這使得雷達(dá)系統(tǒng)需要向認(rèn)知化和數(shù)字化發(fā)展。

更多數(shù)字信號處理的需求推動雷達(dá)信號鏈要盡早向數(shù)字化過渡，使得模數(shù)轉(zhuǎn)換器(ADC)更靠近天線，這進(jìn)而又會帶來若干具挑戰(zhàn)性的系統(tǒng)層面難題。為了更深入地討論這個問題，圖1顯示了目前典型的X波段雷達(dá)系統(tǒng)的高層次概略圖。該系統(tǒng)通常使用兩個模擬混頻級。第一級將脈沖式雷達(dá)回波混頻至約1 GHz頻率，第二級混頻至100至200 MHz的中頻(IF)，以便能夠利用200 MSPS或更低的模數(shù)轉(zhuǎn)換器對信號進(jìn)行12位或更高分辨率的采樣。

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在該架構(gòu)中，頻率捷變和脈沖壓縮等功能可在模擬域中實現(xiàn)，這可能需要對信號處理進(jìn)行一些更改和調(diào)整，但大體而言，系統(tǒng)功能受限于數(shù)字化速率。應(yīng)當(dāng)注意，即使以200 MSPS的數(shù)據(jù)速率進(jìn)行采樣，雷達(dá)處理也能向前跨進(jìn)一大步，但我們正在向新的階段突破，步子必須再邁大一點，實現(xiàn)全數(shù)字化雷達(dá)。

近年來，每秒千兆采樣(GSPS) ADC已將系統(tǒng)中的數(shù)字化點推進(jìn)到第一混頻級之后，使得數(shù)字化轉(zhuǎn)變更接近天線。模擬帶寬超過1.5 GHz的GSPS轉(zhuǎn)換器已然能夠支持第一中頻的數(shù)字化，但在許多情況下，當(dāng)前GSPS ADC的性能限制了這種解決方案的接受程度，因為器件的線性度和噪聲頻譜密度不滿足系統(tǒng)要求。

另外，高速ADC與數(shù)字信號處理平臺(通常是FPGA)之間的數(shù)據(jù)移動，直到最近還是以并行低壓差分信號(LVDS)接口為主要途徑。然而，使用LVDS數(shù)據(jù)總線從轉(zhuǎn)換器輸出數(shù)據(jù)會帶來一些技術(shù)難題，因為單條LVDS總線所需的工作速率將遠(yuǎn)遠(yuǎn)超過IEEE標(biāo)準(zhǔn)的最大速率以及FPGA的處理能力。為了解決這個問題，輸出數(shù)據(jù)需要解復(fù)用到兩條或(更一般地)四條LVDS總線，以便降低每條總線的數(shù)據(jù)速率。例如，采樣速率超過2 GSPS的10位ADC通常將需要對輸出進(jìn)行4倍解復(fù)用，LVDS總線寬度將達(dá)40位。而許多雷達(dá)系統(tǒng)，尤其是相控陣，會采用多個GSPS ADC，如此多的通道需要布線和長度匹配，硬件開發(fā)很快就會變得無法管理，更不用說互連所需的FPGA引腳數(shù)量！

新型GSPS ADC不僅能克服現(xiàn)有挑戰(zhàn)，而且可進(jìn)一步優(yōu)化系統(tǒng)。為使數(shù)字化更接近天線，此類轉(zhuǎn)換器提供無與倫比的線性度和3 GHz以上的模擬帶寬，支持L波段和大部分S波段的欠采樣。這樣，在這些波段內(nèi)就可以直接進(jìn)行RF采樣，而無需混頻器級，器件數(shù)量和系統(tǒng)尺寸得以縮減。更高頻率的系統(tǒng)也能使用更高中頻，從而可以減少混頻級和濾波器的數(shù)量，并且由于能夠使用寬范圍的中頻，頻率規(guī)劃選項得以增加。

更高的線性度和更低的噪聲頻譜密度使此類新器件能夠用于下一代雷達(dá)系統(tǒng)。隨著頻譜密度提高，必須提供更高的動態(tài)范圍才能管理雷達(dá)回波頻率附近的阻塞或干擾信號。最新的GSPS ADC能夠提供75 dBc以上的SFDR，比最近十年面市的器件高出近20 dBc。與新近的通信基礎(chǔ)設(shè)施頻率分配相競爭時，這一跨越式進(jìn)步顯得更加重要。

模擬帶寬、線性度和噪聲方面的改善可以被看作是器件制造商的下一步邏輯發(fā)展。不過，新型GSPS ADC的兩個新增特性可為系統(tǒng)設(shè)計師帶來更大的便利，有可能會提高這些器件在未來系統(tǒng)中的接受程度：
? JESD204B數(shù)據(jù)鏈路接口；
? 轉(zhuǎn)換器中嵌入的DSP功能，這對系統(tǒng)設(shè)計師非常有利，并且可以節(jié)省功耗。

若干高速ADC最近已引入JESD204B數(shù)據(jù)鏈路，但它對GSPS轉(zhuǎn)換器最有好處，因為LVDS接口已很難滿足系統(tǒng)需求。JESD204B是一種高速串行標(biāo)準(zhǔn)，支持利用更少數(shù)量的差分互連(FPGA引腳)實現(xiàn)高速ADC與FPGA或其他處理器之間的數(shù)據(jù)傳輸。它是一種開銷非常低的協(xié)議，基于8b10b編碼方案，支持高達(dá)12.5 Gbps的波特率。

下面以ADI公司的新型2.0 GSPS、12位轉(zhuǎn)換器AD9625為例來討論其優(yōu)勢。該轉(zhuǎn)換器的輸出數(shù)據(jù)速率是24 Gbps。假設(shè)LVDS數(shù)據(jù)總線的最高速率是1 Gbps，并且忽略數(shù)據(jù)包裝問題，那么將需要24個LVDS對才能支持此接口，硬件布線時，所有對的PCB走線長度都需要匹配。若采用最大波特率為6.25 Gbps的JESD204B，則只需要6條JESD204B鏈路就能支持此轉(zhuǎn)換器的輸出。圖2清楚顯示了其優(yōu)勢，AD9625與FPGA之間僅需布設(shè)8條JESD204B通道即可支持全數(shù)據(jù)速率2.0 GSPS。

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