最佳DFT設(shè)計實踐的詳細過程解析

1。簡介

SoC子組件（IP）通常來自各種來源 - 內(nèi)部和外部 - 因此設(shè)計人員必須確保RTL是可測試的。如果RTL存在可測試性問題，則無法滿足測試覆蓋率目標，并且需要修改RTL，這意味著需要對合成，驗證和自動測試模式生成（ATPG）進行多次迭代。

這里我們將討論基本的設(shè)計實踐，以確保適當?shù)目蓽y試性。

2。時鐘控制

對于ATPG工具生成模式，翻牌的時鐘和復(fù)位必須是完全可控的;也就是說，工具可以在需要時觸發(fā)時鐘 - 它不能被任何其他不可控制的信號門控。

2.1由組合邏輯門控的時鐘

In如果時鐘由組合邏輯選通，則應(yīng)使用移位/測試模式信號添加超控，以確保正確的移位和放大。捕獲時鐘傳播。

圖1：移位期間SHIFT_MODE = 1

2.2內(nèi)部生成的時鐘

對于所有內(nèi)部生成的時鐘，應(yīng)提供旁路。如果需要這個時鐘，比如我們需要PLL時鐘進行全速測試，那么就應(yīng)該在它們上面添加一個時鐘控制邏輯。

圖2：繞過所有內(nèi)部生成的時鐘

這方面的一個例子是時序生成的時鐘：

這里的時鐘由觸發(fā)器的輸出產(chǎn)生，因為這個生成的時鐘不能由ATPG工具直接控制，我們需要添加時鐘控制邏輯。

圖3：從觸發(fā)器產(chǎn)生時鐘的旁路

2.3測試時鐘選擇

必須確保測試時鐘頻率始終大于或等于功能時鐘頻率，這樣我們就不會最終對邏輯進行測試不足。

2.4使用時鐘作為數(shù)據(jù)

當時鐘用作設(shè)計中的數(shù)據(jù)時，必須始終確保我們使用測試模式信號進行門控此數(shù)據(jù)路徑（即數(shù)據(jù)錐的時鐘）。否則可能導(dǎo)致競爭條件產(chǎn)生不準確的模擬結(jié)果。

圖4：消除競爭條件

3 。非時鐘鎖存器

靜態(tài)時序分析（STA）團隊僅關(guān)閉那些時鐘控制的順序元素的時序。如果鎖存器的使能/時鐘來自觸發(fā)器的輸出，則STA團隊不檢查它的時序，這可能導(dǎo)致錯誤的數(shù)據(jù)鎖存。它將在模擬或硅片上捕獲。如果鎖存器的使能是有效時鐘（門控或非門控），則可以防止這種情況。

圖5：未計時鎖存器

零延遲（ATPG/空閑）：

生成模式時的ATPG工具適用于零延遲型仿真模型。數(shù)據(jù)在時鐘邊緣之前被采樣，因此從工具的角度來看，在這種情況下，在模式生成期間輸出總是很高。

圖6（a ）：零延遲

數(shù)據(jù)相對于時鐘偏差（模擬）：

在仿真中，由于數(shù)據(jù)和時鐘之間的設(shè)計偏差，我們可以有兩種情況，數(shù)據(jù)來自早期或晚期，在這兩種情況下，我們都將開始失敗。

圖6（b）：早期數(shù)據(jù)

圖6（c）：數(shù)據(jù)延遲

4。復(fù)位控制

如前所述，觸發(fā)器的時鐘和復(fù)位必須是完全可控的。為實現(xiàn)此目的，將多路復(fù)用器置于復(fù)位路徑中，如下所示。多路復(fù)用器的第一個輸入是如前所述的功能復(fù)位。第二個輸入是DFT（測試）控制的RESET，DFT使用選擇線（測試模式）在測試模式下切換到受控復(fù)位。

圖7：使用多路復(fù)用器進行復(fù)位控制

4.1復(fù)位路徑中的開關(guān)邏輯級聯(lián)

選擇信號（重置覆蓋）不由定時組計時，因此該信號中的任何隨機偏差都不得影響任何觸發(fā)器的狀態(tài)。如果兩個或多個這樣的開關(guān)邏輯如圖所示級聯(lián)，這可能會導(dǎo)致觸發(fā)器的RESET引腳出現(xiàn)故障，從而破壞其狀態(tài)。

圖8（a）：級聯(lián)復(fù)位控制邏輯

零延遲（ATPG）：

由于ATPG的零延遲，選擇線M1＆amp; M2將同時切換，因此復(fù)位RST始終為高。

圖8（b）：零延遲ATPG

M1與...之間的延遲M2（模擬）

由于互連延遲，M2進行后期轉(zhuǎn)換而不是M1，導(dǎo)致復(fù)位時的毛刺復(fù)位。

圖8（c）：真實模擬場景

為了解決這個問題，只應(yīng)使用一個多路復(fù)用器在重置路徑中。

4.2用于控制復(fù)位的開關(guān)邏輯的合成

如上所述，在復(fù)位翻牌前添加多路復(fù)用器。在合成期間，該多路復(fù)用器可以轉(zhuǎn)換為復(fù)合門（AOI - AND OR INVERT），如圖9（a）所示。

圖9（ a）：合成的多路復(fù)用器

這種情況可能會導(dǎo)致觸發(fā)器復(fù)位時出現(xiàn)毛刺，導(dǎo)致錯誤輸出。

圖9（b）：失敗的情況

為防止毛刺，應(yīng)使用RTL中的pragma保留此多路復(fù)用器，以便將邏輯合成為無干擾的多路復(fù)用器，而不是任何隨機的AOI組合工作作為多路復(fù)用器。

5。組合邏輯輸入的常見來源

組合邏輯（例如2輸入AND門或2輸入OR門），其輸入由相同的源驅(qū)動，其中一個被反轉(zhuǎn)將無論驅(qū)動節(jié)點的狀態(tài)如何，都保持相同的恒定輸出值，但當驅(qū)動節(jié)點改變狀態(tài)時，輸出可能包含一個毛刺。

圖10：具有公共輸入源的兩個輸入AND門

6。組合循環(huán)

當組合邏輯的輸出反饋到其輸入之一時，形成組合循環(huán)。 ATPG工具模擬設(shè)計，假設(shè)組合元素中的零延遲，這可能導(dǎo)致一個或多個輸入組合的未確定輸出。

圖11：組合循環(huán)

如上所示，輸入組合（A，B，C）=（1， 0,0）將在電路中產(chǎn)生振蕩。為了防止這種情況，該工具打破了循環(huán)并將其建模為反饋路徑中的TIEX塊，從而導(dǎo)致覆蓋范圍丟失。因此應(yīng)該避免這種循環(huán)。

7。模擬模塊

使用ATPG工具時，測試期間所有模擬模塊都需要特殊處理。許多模擬模塊都可以嵌入數(shù)字邏輯，我們應(yīng)該確保所有這些邏輯都是可測試的。模擬模塊接口的數(shù)字輸入/輸出需要完全可控和可觀察。同時，模擬輸入/輸出應(yīng)包裝或安全說明。可以根據(jù)測試用例要求將模塊的模擬部分保持在低功耗狀態(tài)（斷電或休眠），以及模擬輸出處于高阻態(tài)或驅(qū)動恒定值，因此需要特別小心在這種情況下，通過安全地說明阻塞來進行護理。

8。電壓和溫度觸發(fā)屏蔽

SOC內(nèi)置電壓和溫度檢測電路，以便在超出規(guī)定范圍時產(chǎn)生中斷。在測試期間，這些信號需要被禁用或屏蔽，因為有多個測試，如極低電壓（VLV）測試，高壓應(yīng)力測試等，如果這些中斷信號未被屏蔽，它們將開始顯示失敗。

圖12：模擬包裝器

9。結(jié)論

使我們的設(shè)計對DFT友好非常重要。上面的簡單實踐可以節(jié)省大量的設(shè)計時間，精力和挫折感。因此，建議設(shè)計人員確保遵循所有上述設(shè)計實踐。