直到最近,信號完整性一直受到關(guān)注,主要歸功于數(shù)千兆位串行接口設(shè)計。今天,工程師構(gòu)建高速并行接口(如存儲器接口)不再選擇忽略,這是設(shè)計的一個方面。
隨著速度的增加,位周期縮短,減少了可用的時序余量。今天的內(nèi)存接口運行速度超過每線500Mbps,上升時間為幾百皮秒。這為FPGA設(shè)計人員帶來了嚴重的信號完整性挑戰(zhàn)。
隨著接口越來越寬,同時切換輸出噪聲(SSN)的嚴重程度也越來越高。 SSN增加了系統(tǒng)抖動,影響了時序裕度并影響了系統(tǒng)性能。在最壞的情況下,SSN可以越過邏輯閾值,導(dǎo)致系統(tǒng)完全失靈。
良好的封裝設(shè)計對于FPGA中的良好噪聲性能至關(guān)重要。本文介紹了封裝設(shè)計注意事項,重點關(guān)注信號完整性及其對系統(tǒng)性能的影響。
包的作用
從歷史上看,短信號路徑?jīng)]有改變信號特征,因為速度仍然很低。今天,隨著數(shù)百皮秒的上升時間(即使比特周期為幾納秒),信號的頻率分量也會達到GHz,導(dǎo)致甚至非常短的信號路徑(如封裝走線)影響信號。
對于每條信號線,都有一條相關(guān)的返回電流返回路徑。對于單端信號,這些返回路徑通常是GND或VCC參考平面。為了保持50歐姆線,返回應(yīng)該非??拷盘枴?/p>
雖然PCB走線不太重要,但設(shè)計人員必須密切關(guān)注過孔。對于大型FPGA,突破區(qū)域—封裝球與PCB之間的區(qū)域—由于它包含密集的信號通孔,因此非常關(guān)鍵。
SSN通常被視為“接地反彈”并且可能由兩種不同的現(xiàn)象引起:
封裝和PCB通過場串?dāng)_。由于通過場串?dāng)_引起的噪聲是環(huán)路電感的函數(shù),它是接地/電源參考引腳位置與信號引腳接近的函數(shù)。遠離參考引腳的信號引腳更容易受到噪聲的影響。
當(dāng)區(qū)域中的多個I/O同時切換時,此問題會加劇。因此,在封裝中正確分配接地/電源和信號引腳是至關(guān)重要的。換言之,良好的引腳架構(gòu)。
由于封裝電感較高而導(dǎo)致電源完整性受損。維持FPGA的干凈電源對于保持可接受的信號完整性至關(guān)重要。隨著最新FPGA中VCC值降至1.2v,噪聲容限降低。
此外,電源軌中的任何噪聲都會轉(zhuǎn)換為輸出抖動,同時縮小可用的時序余量。由于噪聲取決于封裝電感和同時切換I/O(L.di/dt)的數(shù)量,因此最佳信號需要良好的低電感封裝。
解決SSN挑戰(zhàn)
解決SSN挑戰(zhàn)的一個方案是采用SparseChevron Pinout架構(gòu)的Xilinx Virtex-4 FPGA封裝。最值得注意的是,該封裝能夠在比LVDS等差分接口更容易受噪聲影響的高速單端接口上實現(xiàn)更好的噪聲性能。
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