根據(jù)模擬電路復(fù)雜性進(jìn)行的模擬IC設(shè)計(jì)

模擬IC設(shè)計(jì)與數(shù)字IC設(shè)計(jì)

模擬IC設(shè)計(jì)與數(shù)字IC設(shè)計(jì)有很大不同。在數(shù)字IC設(shè)計(jì)大多是在抽象的層次上完成的系統(tǒng)和過程中，確定柵極/晶體管級布局和布線的細(xì)節(jié)的地方，模擬IC設(shè)計(jì)通常將更多的個(gè)性化焦點(diǎn)集中在每個(gè)電路上，甚至包括每個(gè)電路的尺寸和細(xì)節(jié)。

晶體管。

同樣，許多鑄造工藝主要是為具有模擬功能的數(shù)字IC開發(fā)的，這就要求模擬IC設(shè)計(jì)人員應(yīng)對工藝限制和更適合數(shù)字IC的功能進(jìn)行工作。

模擬設(shè)計(jì)團(tuán)隊(duì)通常從一組規(guī)范和功能入手，就像數(shù)字IC設(shè)計(jì)一樣。從那里開始，可以使用各種功能的功能模型進(jìn)一步縮小約束條件，并做出有關(guān)設(shè)備尺寸，類型和其他過程功能的決策。這可能包括晶體管的選擇，高層布局，電感器和電容器技術(shù)的加入以及IC和子電路的理想品質(zhì)因數(shù)。

諸如VHDL-AMS之類的體系結(jié)構(gòu)硬件描述語言（AHDL）用于執(zhí)行高層仿真并確定子塊的約束。雖然模擬設(shè)計(jì)人員也經(jīng)常為其子電路設(shè)計(jì)開發(fā)測試臺(tái)，但也可以在此階段開發(fā)一個(gè)測試臺(tái)，隨后將其用于仿真。

電路設(shè)計(jì)，物理布局和仿真

有了這些詳細(xì)信息并根據(jù)模擬電路的復(fù)雜性，模擬設(shè)計(jì)團(tuán)隊(duì)通常會(huì)將子電路設(shè)計(jì)分配給個(gè)人。進(jìn)行了理想的宏級測量，可以進(jìn)一步確定子電路的約束和性能期望。

然后，將這些宏示意圖分解為示意圖，并使用從鑄造過程中建模的電路元件。對這些電路進(jìn)行仿真和優(yōu)化，然后開始物理布局過程。在進(jìn)行寄生提取和布局后仿真之前，先進(jìn)行布局和布線，然后進(jìn)行設(shè)計(jì)規(guī)則檢查（DRC）和布局與原理圖。

布局后的仿真可能會(huì)揭示設(shè)計(jì)中的缺陷，并且可能需要重新設(shè)計(jì)，布局和仿真的迭代過程才能達(dá)到最終的設(shè)計(jì)目標(biāo)，并將IC提交流片。子電路也可能在整個(gè)芯片布局和仿真之前經(jīng)歷其自己的設(shè)計(jì)，布局和仿真過程，盡管這兩種方法都可能導(dǎo)致需要在流片之前重新設(shè)計(jì)電路。

模擬抽象水平

以下是模擬IC設(shè)計(jì)過程的抽象級別：

• 功能性
• 行為的
• 巨集
• 電路圖
• 晶體管
• 物理布局
• 模擬IC設(shè)計(jì)流程

與模擬IC設(shè)計(jì)相關(guān)的具體步驟可以分為以下幾類：

1. 設(shè)計(jì)規(guī)范
2. 技術(shù)指標(biāo)
3. 約束條件
4. 拓?fù)浣Y(jié)構(gòu)
5. 測試臺(tái)開發(fā)
6. 原理圖流程
7. 系統(tǒng)級原理圖輸入
8. 架構(gòu)HDL仿真
9. 塊HDL規(guī)范
10. 電路級原理圖輸入
11. 電路仿真與優(yōu)化
12. 物理流量
13. 基于PCell的布局條目
14. 設(shè)計(jì)規(guī)則檢查（DRC）
15. 布局與原理圖（LVS）
16. 寄生提取
17. 布局后模擬
18. 出帶

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