數(shù)字IC設(shè)計(jì)流程是每個(gè)IC從業(yè)者的第一課,無(wú)論你是做前端,后端,還是驗(yàn)證,都需要對(duì)芯片的整個(gè)設(shè)計(jì)流程有個(gè)基本的了解。
本文章主要介紹以下三點(diǎn)內(nèi)容:
一. 數(shù)字IC設(shè)計(jì)的流程及每個(gè)流程需要做的工作
二. 每個(gè)流程涉及到的EDA工具
在介紹設(shè)計(jì)流程之前,我們先來(lái)看看數(shù)字芯片內(nèi)部的架構(gòu)。
如下圖所示,一個(gè)芯片是包含很多模塊的,有CPU,DSP,USB外設(shè),memory等,然后通過(guò)總線連接,1通常我們都是把各個(gè)模塊先設(shè)計(jì)好(IP team),然后再把他們集成到一起(SOC team).
一. 數(shù)字IC設(shè)計(jì)的流程
下面我用流程圖把設(shè)計(jì)的四大步以及要做的事情整理出來(lái),主要分四大步:
1.確定項(xiàng)目需求
首先做一款芯片需要有市場(chǎng),一般公司會(huì)先做市場(chǎng)調(diào)研,比如最近市面上比較火的人工智能芯片,物聯(lián)網(wǎng)芯片,5G芯片,需求量都比較大。有了市場(chǎng)的需求我們就可以設(shè)計(jì)芯片的spec了。先由架構(gòu)工程師來(lái)設(shè)計(jì)架構(gòu),確定芯片的功能,然后用算法進(jìn)行模擬仿真,最后得出一個(gè)可行的芯片設(shè)計(jì)方案。
有了芯片的spec,下一步就可以做RTL coding了。
2. 前端設(shè)計(jì)
RTL(register transfer level) 設(shè)計(jì):利用硬件描述語(yǔ)言,如VHDL,Verilog,System Verilog, 對(duì)電路以寄存器之間的傳輸為基礎(chǔ)進(jìn)行描述。
功能仿真:通常是有DV工程師來(lái)完成這部分工作,通過(guò)搭建test bench, 對(duì)電路功能進(jìn)行驗(yàn)證。
邏輯綜合:邏輯綜合是將電路的行為級(jí)描述,特別是RTL級(jí)描述轉(zhuǎn)化成為門(mén)級(jí)表達(dá)的過(guò)程。也就是將代碼翻譯成各種實(shí)際的元器件。
STA:(static timing analysis) 靜態(tài)時(shí)序分析,也就是套用特定的時(shí)序模型,針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序限制。
整個(gè)IC設(shè)計(jì)流程都是一個(gè)迭代的過(guò)程,每一步如果不能滿足要求,都要重復(fù)之前的過(guò)程,直至滿足要求為止,才能進(jìn)行下一步。
除了以上的步驟,前端設(shè)計(jì)還有一個(gè)步驟就是DFT,隨著芯片越來(lái)越大,DFT也就成為必不可少的一步。DFT通常要做scan chain, mbist ,ATPG等工作。
完成以上的工作后,就生成nestlist交給后端。
3. 后端設(shè)計(jì)
下圖給出了后端設(shè)計(jì)的流程及主要工作。
Place & Route一般由后端工程師來(lái)做,Physical Design Engineer.
后端里DRC就是要檢查設(shè)計(jì)規(guī)則是否符合芯片制造商的要求,這樣才能正確的生產(chǎn)芯片。
最后上一個(gè)全家福:
這里就不對(duì)每一步做具體的介紹了,因?yàn)閮?nèi)容實(shí)在太多,每一點(diǎn)都可以挖掘的很深入。
后端完成工作后,最終會(huì)生成GDSII格式的文件,交由芯片制造商流片。
二. 每個(gè)流程使用的EDA 工具
數(shù)字邏輯仿真工具:
cadence: Incisive
synopsys: VCS
mentor: QuestaSim
數(shù)字邏輯綜合工具:
Cadence:Genus
Synopsis: design
數(shù)字后端設(shè)計(jì)工具:
1. 自動(dòng)布局布線工具
Cadence: Innovus
Synopsis: IC Compiler
2.物理驗(yàn)證工具
Mentor: Calibre
Synopsis: Hercules
Cadence: Diva/dracula
責(zé)任編輯:xj
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