【紫光同創(chuàng)國產(chǎn)FPGA教程】【第十章】DDR3讀寫測試實(shí)驗(yàn)

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適用于板卡型號：

PGL22G/PGL12G

1. 實(shí)驗(yàn)簡介

本實(shí)驗(yàn)為后續(xù)使用DDR3內(nèi)存的實(shí)驗(yàn)做鋪墊，通過循環(huán)讀寫DDR3內(nèi)存，了解其工作原理和DDR3控制器的寫法，由于DDR3控制復(fù)雜，控制器的編寫難度高，這里筆者介紹采用第三方的DDR3 IP控制器情況下的應(yīng)用，是后續(xù)音頻、視頻等需要用到DDR3實(shí)驗(yàn)的基礎(chǔ)。

2. 實(shí)驗(yàn)原理

DDR SDRAM全稱為Double Data Rate SDRAM，中文名為“雙倍數(shù)據(jù)流SDRAM”。DDR SDRAM在原有的SDRAM的基礎(chǔ)上改進(jìn)而來。也正因?yàn)槿绱?，DDR能夠憑借著轉(zhuǎn)產(chǎn)成本優(yōu)勢來打敗昔日的對手RDRAM，成為當(dāng)今的主流。本文只著重講DDR的原理和DDR SDRAM相對于傳統(tǒng)SDRAM（又稱SDR SDRAM）的不同。

（一） DDR的基本原理

有很多文章都在探討DDR的原理，但似乎也不得要領(lǐng)，甚至還帶出一些錯(cuò)誤的觀點(diǎn)。首先我們看看一張DDR正規(guī)的時(shí)序圖。

從中可以發(fā)現(xiàn)它多了兩個(gè)信號： CLK#與DQS，CLK#與正常CLK時(shí)鐘相位相反，形成差分時(shí)鐘信號。而數(shù)據(jù)的傳輸在CLK與CLK#的交叉點(diǎn)進(jìn)行，可見在CLK的上升與下降沿（此時(shí)正好是CLK#的上升沿）都有數(shù)據(jù)被觸發(fā)，從而實(shí)現(xiàn)DDR。在此，我們可以說通過差分信號達(dá)到了DDR的目的，甚至講CLK#幫助了第二個(gè)數(shù)據(jù)的觸發(fā)，但這只是對表面現(xiàn)象的簡單描述，從嚴(yán)格的定義上講并不能這么說。之所以能實(shí)現(xiàn)DDR，還要從其內(nèi)部的改進(jìn)說起。

DDR內(nèi)存芯片的內(nèi)部結(jié)構(gòu)圖

這是一顆128Mbit的內(nèi)存芯片，從圖中可以看出來，白色區(qū)域內(nèi)與SDRAM的結(jié)構(gòu)基本相同，但請注意灰色區(qū)域，這是與SDRAM的不同之處。首先就是內(nèi)部的L-Bank規(guī)格。SDRAM中L-Bank 存儲單元的容量與芯片位寬相同，但在DDR SDRAM中并不是這樣，存儲單元的容量是芯片位寬的一倍，所以在此不能再套用講解SDRAM時(shí) “芯片位寬=存儲單元容量” 的公式了。也因此，真正的行、列地址數(shù)量也與同規(guī)格SDRAM不一樣了。

以本芯片為例，在讀取時(shí)，L-Bank在內(nèi)部時(shí)鐘信號的觸發(fā)下一次傳送8bit的數(shù)據(jù)給讀取鎖存器，再分成兩路4bit數(shù)據(jù)傳給復(fù)用器，由后者將它們合并為一路4bit數(shù)據(jù)流，然后由發(fā)送器在DQS的控制下在外部時(shí)鐘上升與下降沿分兩次傳輸4bit的數(shù)據(jù)給北橋。這樣，如果時(shí)鐘頻率為100MHz，那么在I/O端口處，由于是上下沿觸發(fā)，那么就是傳輸頻率就是200MHz。

現(xiàn)在大家基本明白DDR SDRAM的工作原理了吧，這種內(nèi)部存儲單元容量（也可以稱為芯片內(nèi)部總線位寬）=2×芯片位寬（也可稱為芯片I/O總線位寬）的設(shè)計(jì)，就是所謂的兩位預(yù)?。?-bit Prefetch），有的公司則貼切的稱之為2-n Prefetch（n代表芯片位寬）。

（二） DDR SDRAM與SDRAM的不同

DDR SDRAM與SDRAM的不同主要體現(xiàn)在以下幾個(gè)方面。

DDR SDRAM與SDRAM的主要不同對比表

DDR SDRAM與SDRAM一樣，在開機(jī)時(shí)也要進(jìn)行MRS，不過由于操作功能的增多，DDR SDRAM在MRS之前還多了一EMRS階段（Extended Mode Register Set，擴(kuò)展模式寄存器設(shè)置），這個(gè)擴(kuò)展模式寄存器控制著DLL的有效/禁止、輸出驅(qū)動強(qiáng)度、QFC 有效/無效等。

由于EMRS與MRS的操作方法與SDRAM的MRS大同小異，在此就不再列出具體的模式表了，有興趣的話可查看相關(guān)的DDR內(nèi)存資料。下面我們就著重說說DDR SDRAM的新設(shè)計(jì)與新功能。

1、 差分時(shí)鐘

差分時(shí)鐘（參見上文“DDR SDRAM讀操作時(shí)序圖”）是DDR的一個(gè)必要設(shè)計(jì)，但CK#的作用，并不能理解為第二個(gè)觸發(fā)時(shí)鐘（你可以在講述DDR原理時(shí)簡單地這么比喻），而是起到觸發(fā)時(shí)鐘校準(zhǔn)的作用。由于數(shù)據(jù)是在CK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因?yàn)闇囟取?a target="_blank">電阻性能的改變等原因，CK上下沿間距可能發(fā)生變化，此時(shí)與其反相的CK#就起到糾正的作用（CK上升快下降慢，CK# 則是上升慢下降快）。而由于上下沿觸發(fā)的原因，也使CL=1.5和2.5成為可能，并容易實(shí)現(xiàn)。與CK反相的CK#保證了觸發(fā)時(shí)機(jī)的準(zhǔn)確性。

2、 數(shù)據(jù)選取脈沖（DQS）

總結(jié)DQS：它是雙向信號；讀內(nèi)存時(shí)，由內(nèi)存產(chǎn)生，DQS的沿和數(shù)據(jù)的沿對齊；寫入內(nèi)存時(shí)，由外部產(chǎn)生，DQS的中間對應(yīng)數(shù)據(jù)的沿，即此時(shí)DQS的沿對應(yīng)數(shù)據(jù)最穩(wěn)定的中間時(shí)刻。

DQS是DDR SDRAM中的重要功能，它的功能主要用來在一個(gè)時(shí)鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個(gè)傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。每一顆芯片都有一個(gè)DQS信號線，它是雙向的，在寫入時(shí)它用來傳送由北橋發(fā)來的DQS信號，讀取時(shí)，則由芯片生成DQS向北橋發(fā)送。完全可以說，它就是數(shù)據(jù)的同步信號。

在讀取時(shí)，DQS與數(shù)據(jù)信號同時(shí)生成（也是在CK與 CK#的交叉點(diǎn)）。而DDR內(nèi)存中的CL也就是從CAS發(fā)出到DQS生成的間隔，數(shù)據(jù)真正出現(xiàn)在數(shù)據(jù)I/O總線上相對于DQS觸發(fā)的時(shí)間間隔被稱為 tAC。注意，這與SDRAM中的tAC的不同。實(shí)際上，DQS生成時(shí)，芯片內(nèi)部的預(yù)取已經(jīng)完畢了，tAC是指上文結(jié)構(gòu)圖中灰色部分的數(shù)據(jù)輸出時(shí)間，由于預(yù)取的原因，實(shí)際的數(shù)據(jù)傳出可能會提前于DQS發(fā)生（數(shù)據(jù)提前于DQS傳出）。由于是并行傳輸，DDR內(nèi)存對tAC也有一定的要求，對于 DDR266，tAC的允許范圍是±0.75ns，對于DDR333，則是±0.7ns，有關(guān)它們的時(shí)序圖示見前文，其中CL里包含了一段DQS的導(dǎo)入期。

前文已經(jīng)說了DQS是為了保證接收方的選擇數(shù)據(jù)， DQS在讀取時(shí)與數(shù)據(jù)同步傳輸，那么接收時(shí)也是以DQS的上下沿為準(zhǔn)嗎？不，如果以DQS的上下沿區(qū)分?jǐn)?shù)據(jù)周期的危險(xiǎn)很大。由于芯片有預(yù)取的操作，所以輸出時(shí)的同步很難控制，只能限制在一定的時(shí)間范圍內(nèi)，數(shù)據(jù)在各I/O端口的出現(xiàn)時(shí)間可能有快有慢，會與DQS有一定的間隔，這也就是為什么要有一個(gè)tAC規(guī)定的原因。而在接收方，一切必須保證同步接收，不能有tAC之類的偏差。這樣在寫入時(shí)，芯片不再自己生成DQS，而以發(fā)送方傳來的DQS為基準(zhǔn)，并相應(yīng)延后一定的時(shí)間，在DQS的中部為數(shù)據(jù)周期的選取分割點(diǎn)（在讀取時(shí)分割點(diǎn)就是上下沿），從這里分隔開兩個(gè)傳輸周期。這樣做的好處是，由于各數(shù)據(jù)信號都會有一個(gè)邏輯電平保持周期，即使發(fā)送時(shí)不同步，在DQS上下沿時(shí)都處于保持周期中，此時(shí)數(shù)據(jù)接收觸發(fā)的準(zhǔn)確性無疑是最高的。在寫入時(shí)，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點(diǎn)，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿。

3、 寫入延遲

在上面的DQS寫入時(shí)序圖中，可以發(fā)現(xiàn)寫入延遲已經(jīng)不是0了，在發(fā)出寫入命令后，DQS與寫入數(shù)據(jù)要等一段時(shí)間才會送達(dá)。這個(gè)周期被稱為DQS相對于寫入命令的延遲時(shí)間（tDQSS， WRITE Command to the first corresponding rising edge of DQS），對于這個(gè)時(shí)間大家應(yīng)該很好理解了。

為什么要有這樣的延遲設(shè)計(jì)呢？原因也在于同步，畢竟一個(gè)時(shí)鐘周期兩次傳送，需要很高的控制精度，它必須要等接收方做好充分的準(zhǔn)備才行。tDQSS是DDR內(nèi)存寫入操作的一個(gè)重要參數(shù)，太短的話恐怕接受有誤，太長則會造成總線空閑。tDQSS最短不能小于0.75個(gè)時(shí)鐘周期，最長不能超過1.25個(gè)時(shí)鐘周期。有人可能會說，如果這樣，DQS不就與芯片內(nèi)的時(shí)鐘不同步了嗎？對，正常情況下，tDQSS是一個(gè)時(shí)鐘周期，但寫入時(shí)接受方的時(shí)鐘只用來控制命令信號的同步，而數(shù)據(jù)的接受則完全依靠DQS進(jìn)行同步，所以 DQS與時(shí)鐘不同步也無所謂。不過，tDQSS產(chǎn)生了一個(gè)不利影響——讀后寫操作延遲的增加，如果CL=2.5，還要在tDQSS基礎(chǔ)上加入半個(gè)時(shí)鐘周期，因?yàn)槊疃家贑K的上升沿發(fā)出。

當(dāng)CL=2.5時(shí)，讀后寫的延遲將為tDQSS+0.5個(gè)時(shí)鐘周期（圖中BL=2）

另外，DDR內(nèi)存的數(shù)據(jù)真正寫入由于要經(jīng)過更多步驟的處理，所以寫回時(shí)間（tWR）也明顯延長，一般在3個(gè)時(shí)鐘周期左右，而在DDR-Ⅱ規(guī)范中更是將tWR列為模式寄存器的一項(xiàng)，可見它的重要性。

4、 突發(fā)長度與寫入掩碼

在DDR SDRAM中，突發(fā)長度只有2、4、8三種選擇，沒有了隨機(jī)存取的操作（突發(fā)長度為1）和全頁式突發(fā)。這是為什么呢？因?yàn)長-Bank一次就存取兩倍于芯片位寬的數(shù)據(jù)，所以芯片至少也要進(jìn)行兩次傳輸才可以，否則內(nèi)部多出來的數(shù)據(jù)怎么處理？而全頁式突發(fā)事實(shí)證明在PC內(nèi)存中是很難用得上的，所以被取消也不希奇。

但是，突發(fā)長度的定義也與SDRAM的不一樣了（見本章節(jié)最前那幅DDR簡示圖），它不再指所連續(xù)尋址的存儲單元數(shù)量，而是指連續(xù)的傳輸周期數(shù)，每次是一個(gè)芯片位寬的數(shù)據(jù)。對于突發(fā)寫入，如果其中有不想存入的數(shù)據(jù)，仍可以運(yùn)用DM信號進(jìn)行屏蔽。DM信號和數(shù)據(jù)信號同時(shí)發(fā)出，接收方在DQS的上升與下降沿來判斷DM的狀態(tài)，如果DM為高電平，那么之前從DQS 中部選取的數(shù)據(jù)就被屏蔽了。有人可能會覺得，DM是輸入信號，意味著芯片不能發(fā)出DM信號給北橋作為屏蔽讀取數(shù)據(jù)的參考。其實(shí)，該讀哪個(gè)數(shù)據(jù)也是由北橋芯片決定的，所以芯片也無需參與北橋的工作，哪個(gè)數(shù)據(jù)是有用的就留給北橋自己去選吧。

5、 延遲鎖定回路（DLL）

DDR SDRAM對時(shí)鐘的精確性有著很高的要求，而DDR SDRAM有兩個(gè)時(shí)鐘，一個(gè)是外部的總線時(shí)鐘，一個(gè)是內(nèi)部的工作時(shí)鐘，在理論上DDR SDRAM這兩個(gè)時(shí)鐘應(yīng)該是同步的，但由于種種原因，如溫度、電壓波動而產(chǎn)生延遲使兩者很難同步，更何況時(shí)鐘頻率本身也有不穩(wěn)定的情況（SDRAM也內(nèi)部時(shí)鐘，不過因?yàn)樗墓ぷ?傳輸頻率較低，所以內(nèi)外同步問題并不突出）。DDR SDRAM的tAC就是因?yàn)閮?nèi)部時(shí)鐘與外部時(shí)鐘有偏差而引起的，它很可能造成因數(shù)據(jù)不同步而產(chǎn)生錯(cuò)誤的惡果。實(shí)際上，不同步就是一種正/負(fù)延遲，如果延遲不可避免，那么若是設(shè)定一個(gè)延遲值，如一個(gè)時(shí)鐘周期，那么內(nèi)外時(shí)鐘的上升與下降沿還是同步的。鑒于外部時(shí)鐘周期也不會絕對統(tǒng)一，所以需要根據(jù)外部時(shí)鐘動態(tài)修正內(nèi)部時(shí)鐘的延遲來實(shí)現(xiàn)與外部時(shí)鐘的同步，這就是DLL的任務(wù)。

DLL不同于主板上的PLL，它不涉及頻率與電壓轉(zhuǎn)換，而是生成一個(gè)延遲量給內(nèi)部時(shí)鐘。目前DLL有兩種實(shí)現(xiàn)方法，一個(gè)是時(shí)鐘頻率測量法（CFM，Clock Frequency Measurement），一個(gè)是時(shí)鐘比較法（CC，Clock Comparator）。

CFM是測量外部時(shí)鐘的頻率周期，然后以此周期為延遲值控制內(nèi)部時(shí)鐘，這樣內(nèi)外時(shí)鐘正好就相差了一個(gè)時(shí)鐘周期，從而實(shí)現(xiàn)同步。DLL就這樣反復(fù)測量反復(fù)控制延遲值，使內(nèi)部時(shí)鐘與外部時(shí)鐘保持同步。

CFM式DLL工作示意圖

CC的方法則是比較內(nèi)外部時(shí)鐘的長短，如果內(nèi)部時(shí)鐘周期短了，就將所少的延遲加到下一個(gè)內(nèi)部時(shí)鐘周期里，然后再與外部時(shí)鐘做比較，若是內(nèi)部時(shí)鐘周期長了，就將多出的延遲從下一個(gè)內(nèi)部時(shí)鐘中刨除，如此往復(fù)，最終使內(nèi)外時(shí)鐘同步。

CC式DLL工作示意圖

CFM與CC各有優(yōu)缺點(diǎn)，CFM的校正速度快，僅用兩個(gè)時(shí)鐘周期，但容易受到噪音干擾，并且如果測量失誤，則內(nèi)部的延遲就永遠(yuǎn)錯(cuò)下去了。CC的優(yōu)點(diǎn)則是更穩(wěn)定可靠，如果比較失敗，延遲受影響的只是一個(gè)數(shù)據(jù)（而且不會太嚴(yán)重），不會涉及到后面的延遲修正，但它的修正時(shí)間要比CFM長。DLL功能在DDR SDRAM中可以被禁止，但僅限于除錯(cuò)與評估操作，正常工作狀態(tài)是自動有效的。

3. 硬件介紹

開發(fā)板上使用了1個(gè)Micron DDR3的顆粒MT41J128M16HA, 總線寬度16bit，DDR3芯片的容量為2Gb。開發(fā)板板上對DDR3的地址線和控制線都做了端接電阻上拉到VTT電壓, 保證信號的質(zhì)量。在PCB的設(shè)計(jì)上, 完全遵照XILINX的DDR3設(shè)計(jì)規(guī)范, 嚴(yán)格保證等長設(shè)計(jì)和阻抗控制。在進(jìn)行DDR3硬件設(shè)計(jì)時(shí)，FPGA的DDR3管腳分配是要求的，而不能隨意分配。如果用戶自己實(shí)在不清楚怎么連接，那就請完全參考我們的原理圖來設(shè)計(jì)。

在PCB的設(shè)計(jì)上, 考慮高速信號的數(shù)據(jù)傳輸?shù)目煽啃? 走線上嚴(yán)格保證等長設(shè)計(jì)和阻抗控制。開發(fā)板DDR部分的原理圖如下:

開發(fā)板DDR3

4. 程序設(shè)計(jì)

4.1 添加DDR控制器

1）首先在PDS環(huán)境里新建一個(gè)項(xiàng)目，取名為ddr_test。點(diǎn)擊菜單中的Tools下拉菜單下打開IP Compiler。

2）在彈出的界面下選擇菜單欄File下的Update;

3）點(diǎn)擊彈出界面中的選擇“+”, 然后添加DDR3 IP（ipsl_hmic_h_v1_1.iar），單擊Open后再單擊Update，再把界面關(guān)閉即可。

4）可以看到左側(cè)已經(jīng)添加了新的IP“l(fā)ogos HMIC_H”，在右側(cè)取名ddr3_core后單擊Customize。

5）在彈出的界面中Step1:BasicOptions中，DDR3的位置選擇Left (BANK L1+BANK L2)，其它默認(rèn),

DDR3設(shè)置

6）在Step2:Memory Options中，核對器件的型號，其它默認(rèn)；

7）Step3:Interface Options和Step4:Interface summary中保持默認(rèn)，并單擊Generate開始；

8）然后在彈出的提示框中選擇Yes，完成后關(guān)閉窗口；

9）完成后關(guān)閉這個(gè)工程，雙擊打開剛才用IP Compiler創(chuàng)建DDR3的example的工程,測試程序位于剛才工程的如下位置；

10）接下來對DDR3進(jìn)行管腳約束，分配完成后進(jìn)行綜合布線后產(chǎn)生bit文件。

4.2 測試程序說明

本工程為基于 DDR3 硬核的單地址單步讀寫（讀-寫-讀-寫-讀循環(huán)）用例。 用例中每次寫入一個(gè)地址的數(shù)據(jù)，每次讀出一個(gè)地址的數(shù)據(jù)。 通過在 AXI 接口的 write 通道寫入數(shù)據(jù)，在 AXI 接口的 read通道接收數(shù)據(jù)進(jìn)行數(shù)據(jù)比對，若錯(cuò)誤， 輸出error。

本工程目錄結(jié)構(gòu)如下所示：

ipsl_hmemc_top_test

test_main_ctrl

test_wr_ctrl_128bit

test_rd_ctrl_128bit

ddr3_core

（1） ipsl_hmemc_top_test

頂層模塊，在該模塊中調(diào)用了test_main_ctrl、test_wr_ctrl_128bit、test_rd_ctrl_128bit、ddr3_core。

（2） test_main_ctrl

該模塊負(fù)責(zé)將用戶指令和模式轉(zhuǎn)化為內(nèi)部控制信號，控制 test_wr_ctrl 模塊和 test_rd_ctrl 模塊的運(yùn)行狀態(tài)。

（3） test_wr_ctrl

該模塊根據(jù) test_main_ctrl 發(fā)出的控制信號將由 PRBS 產(chǎn)生的數(shù)據(jù)、地址按照 AXI4 時(shí)序發(fā)送到總線上。

（4） test_rd_ctrl

該模塊實(shí)現(xiàn)存儲數(shù)據(jù)的讀出，并進(jìn)行校驗(yàn)判斷。

（5） ddr3_core

該模塊為 DDR3 硬核控制器模塊。

測試文件如圖所示：

5. 實(shí)驗(yàn)現(xiàn)象

把程序生成.sbit文件下載到FPGA中，檢查核心板上的LED1是否點(diǎn)亮， 如果點(diǎn)亮，則err_flag信號為低，說明DDR3的讀寫數(shù)據(jù)正確，如果一直熄滅，說明DDR3讀寫數(shù)據(jù)錯(cuò)誤,同時(shí)底板上的LED1、LED2、LED3熄滅，LED4閃爍。