基于APEX20K600EBC652-1X FPGA實現(xiàn)多徑信道模擬器的設(shè)計

前言

無線通信是通信領(lǐng)域的一大分支，隨著數(shù)字信號處理能力的提高，數(shù)字無線通信逐漸成為無線通信的主流。數(shù)字無線通信系統(tǒng)設(shè)計的重要目標(biāo)之一是要系統(tǒng)具有很強的抗多徑干擾能力。通常，設(shè)計人員需要在實驗室對無線信道可能存在的各種干擾（多徑、噪聲、同頻信號等）進行虛擬實現(xiàn)，以便對所設(shè)計系統(tǒng)進行調(diào)測。多徑信道模擬器是進行數(shù)字無線通信系統(tǒng)硬件調(diào)測不可或缺的儀器之一。無線移動信道復(fù)雜多變，目前已有多種數(shù)學(xué)模型可供參考，本文針對無線移動信道的基本模型，提出一種多徑信道模擬器的設(shè)計方法，給出了其基本結(jié)構(gòu)框圖，并對數(shù)字信號處理部分的FPGA實現(xiàn)進行了詳細(xì)闡述。

信道模型

在無線信道中，由于反射、散射和衍射等的存在，除了直射波之外，還會有信號通過不同的路徑沿不同的方向到達(dá)接收端，從而使信號產(chǎn)生時延擴展；若接收終端處于移動狀態(tài)，各條信號支路還會具有不同的多普勒頻移，從而使信號產(chǎn)生頻率域彌散。典型的無線移動信道二維沖擊響應(yīng)可表示如下［參考1］。

上式中，αk、 k、fdk和τk分別為第k條支路的歸一化幅度（衰減因子）、初始相位、多普勒頻移和傳播時延，τk》0，，各條支路相互獨立，如圖1所示。設(shè)發(fā)射信號為x（t）ej2πfct，x（t）為基帶信號，fc為載波頻率，則接收信號y（t）為發(fā)射信號與信道沖擊響應(yīng)的線性卷積。

信道模擬器的設(shè)計與實現(xiàn)

從上可知，要實現(xiàn)信號通過多徑信道的模擬，需要對信號進行時延、（多普勒）頻移和衰減，并將各支路信號相加。因此多徑信道模擬器需要包含延時器、多普勒波產(chǎn)生器、衰減器、乘法器和混合器等單元。對射頻信號進行處理時，衰減較容易實現(xiàn)，而延時和乘法運算則實現(xiàn)難度大且精度不易保證。而數(shù)字電路在這方面卻有其獨到之處。因此，信道模擬器通常對信號進行頻譜下搬移到基帶，然后對基帶信號進行采樣，在數(shù)字域?qū)π盘栠M行信道畸變處理，之后再經(jīng)過上變頻恢復(fù)成射頻信號，如圖2所示。

圖2中，晶體振蕩器產(chǎn)生的正弦波通過頻率合成得到與輸入信號載波頻率基本一致的本地載波，混頻器對信號進行上下變頻（正交解調(diào)和調(diào)制）。由于上下變頻用同樣的本地載頻，故可以保證輸出信號與輸入信號不存在頻率偏差。模數(shù)轉(zhuǎn)換器對信號進行采樣，因為數(shù)字部分實現(xiàn)容易，通常以幾倍的Nyquist速率進行采樣。虛線框內(nèi)部分則完成對數(shù)字基帶信號進行通過信道的運算，也就是下一節(jié)所要討論的內(nèi)容。

一個好的信道模擬器，其信道沖擊響應(yīng)的時間分辨率一定要足夠高。信號的大延時在數(shù)字電路中通常用存儲器（RAM或FIFO）來實現(xiàn)，而存儲器的讀寫是與時鐘同步的，所以信道沖擊響應(yīng)的時間分辨率與數(shù)字信號處理單元的時鐘周期相等。為提高時間分辨率，需要對輸入信號進行上采樣處理。上采樣后的信號在信道模塊與信道沖擊響應(yīng)進行卷積得到經(jīng)過信道畸變的高采樣率信號，運算結(jié)果再經(jīng)下采樣濾波以適當(dāng)?shù)牟蓸勇瘦敵?，?shù)模轉(zhuǎn)換電路將其恢復(fù)成模擬信號。

為方便信道參數(shù)設(shè)置，可通過單片機對頻率合成器和數(shù)字電路進行配置。通過RS232串口電纜連接單片機和計算機，可獲得良好的界面，通過計算機對信道模擬器進行監(jiān)控。

數(shù)字部分的FPGA設(shè)計與實現(xiàn)

前已述及，信道模擬器數(shù)字部分需要對信號進行上采樣、信道模擬和下采樣等，這幾部分運算都需要大量乘法和加減法器，而且電路要工作在較高頻率的時鐘上，用通用的DSP難以實時完成。FPGA基于硬件實現(xiàn)，能滿足高速的要求，同時內(nèi)置鎖相環(huán)能提供靈活的時鐘倍頻功能［參考3］，因此易于實現(xiàn)信道模擬功能。信道運算的FPGA實現(xiàn)如圖3所示。

圖3中，插值濾波、降采樣濾波和中間的信道部分都可視為有限序列與無限序列的線性卷積，宜采用FIR（有限沖擊響應(yīng)）濾波器直接型轉(zhuǎn)置結(jié)構(gòu)來實現(xiàn)［參考4］。其中延時器用來對信號進行不同的延時，乘因子產(chǎn)生器用來產(chǎn)生式（2）中各條支路的乘性項。接口電路用來完成FPGA與單片機的通信，可用I2C結(jié)構(gòu)或其他簡單通信協(xié)議來實現(xiàn)。FPGA中主要模塊實現(xiàn)如下。

插值濾波器由并串轉(zhuǎn)換電路（用來對輸入序列進行插零）和一個FIR低通濾波兩部分組成，如圖4。

信道模擬器各條支路延時應(yīng)能靈活變化，因此圖3中延時器的時延量必須以時鐘周期為步長可調(diào)，這可采用雙口RAM來實現(xiàn)。由于系統(tǒng)設(shè)計時并不太關(guān)心信號到達(dá)絕對時間，因此可令τ1=0對信道模型簡化以節(jié)約存儲器資源，相應(yīng)地τk為第k條支路與第一條支路的相對時延差。

各信號支路的乘因子包括衰減因子和多普勒頻移因子兩部分。多普勒頻移因子由地址產(chǎn)生器（下圖的模2π加法器構(gòu)成）和查找表（ROM）來實現(xiàn)，查找表的輸出與衰減因子相乘得支路乘因子。

ROM表的數(shù)據(jù)格式如下。

而整個ROM表的大小可由實際所需（如FFT長度等）而定。當(dāng)然，ROM表中的數(shù)據(jù)是被放大了215倍。如果所需ROM表的存儲量很大，則可以只存儲（0，π/4）的數(shù)據(jù)，而在（π/4，2π）范圍的則可以通過換算得到。

降采樣濾波器由低通濾波器和脈沖抽取電路組成。低通濾波器與插值器中的低通濾波器結(jié)構(gòu)相同，主要用來防止由于抽取帶來的頻譜混疊。脈沖抽取電路結(jié)構(gòu)和功能與插值濾波中的并串轉(zhuǎn)換相逆。

總結(jié)

針對典型的無線移動信道模型，本文提出一種簡單多徑信道模擬器的設(shè)計方法，給出了系統(tǒng)結(jié)構(gòu)原理圖和數(shù)字信號處理部分FPGA電路實現(xiàn)框圖，并給出了FPGA主要模塊的實現(xiàn)方法。在Altera Quartus平臺上的仿真表明，當(dāng)信號帶寬為10MHz、A/D轉(zhuǎn)換器工作在20MHz時，一塊ALTERA APEX20K1000EBC652-1X單片F(xiàn)PGA可以完成6徑的多徑運算，時鐘頻率為40MHz，電路工作穩(wěn)定。若采用更大的FPGA或?qū)Ｓ?a target="_blank">集成電路，則可實現(xiàn)更復(fù)雜的信道模型。進行數(shù)字調(diào)制器設(shè)計時，若在數(shù)模轉(zhuǎn)換前插入一片適當(dāng)規(guī)模的FPGA，將上述信道模擬器數(shù)字處理部分嵌入其中，就可以在沒有昂貴的信道模擬器的情況下對所設(shè)計系統(tǒng)進行信道實驗。在Altera APEX20K600EBC652-1X上實現(xiàn)了對DVB-T調(diào)制器進行恒參數(shù)信道模擬，測試表明其效果與專用信道模擬器相當(dāng)。

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