賽靈思Vivado ML版優(yōu)化應(yīng)用設(shè)計

賽靈思近日宣布推出 Vivado ML 版，這是業(yè)內(nèi)首個基于機器學(xué)習(xí)（ML ）優(yōu)化算法以及先進的面向團隊協(xié)作的設(shè)計流程打造的 FPGA EDA 工具套件，可以顯著節(jié)省設(shè)計時間與成本，與目前的 Vivado HLx 版本相比，Vivado ML 版將復(fù)雜設(shè)計的編譯時間縮短了 5 倍，同時還提供了突破性的平均達 10% 的結(jié)果質(zhì)量（ QoR ）提升。

Vivado ML 概述

1、基于 ML 的設(shè)計優(yōu)化

加速設(shè)計收斂

與當(dāng)前的 Vivado HLx 版本相比，全新w Vivado ML 版本在復(fù)雜設(shè)計上實現(xiàn)了高達 50%（平均 10%）的突破性結(jié)果質(zhì)量 （QoR） 提升。

基于 ML 的邏輯優(yōu)化、擁塞估計、延遲估計和智能設(shè)計運行等新功能和算法有助于自動化策略以減少時序收斂迭代。

2、協(xié)同設(shè)計環(huán)境

提升生產(chǎn)力

使用 Vivado IP Integrator 改進協(xié)作設(shè)計，使用全新的“塊設(shè)計容器”功能實現(xiàn)模塊化設(shè)計。

推廣基于團隊的設(shè)計方法，并允許采用分而治之的策略來處理具有多站點協(xié)作的大型設(shè)計。

3、全新高級 DFX 功能

編譯時間減少

Xilinx 引入了抽象 Shell 的概念，允許用戶在系統(tǒng)中定義多個模塊以進行增量和并行編譯。

與傳統(tǒng)的完整系統(tǒng)編譯相比，此功能可將平均編譯時間縮短 5 倍，最多可縮短 17 倍。

Abstract Shell 通過將設(shè)計細節(jié)隱藏在模塊之外來幫助保護客戶的 IP

功能介紹

1、高層次設(shè)計

Vivado IP Integrator 可提供基于 Tcl、設(shè)計期正確的圖形化設(shè)計開發(fā)流程。設(shè)計團隊在接口層面上工作，能快速組裝復(fù)雜系統(tǒng)，充分利用 Vitis HLS、Vitis Model Composer、Xilinx IP、聯(lián)盟成員 IP 和自己的 IP。通過利用全新提升的 Vivado IPI 和 HLS 的完美組合，客戶能將開發(fā)成本相對于采用 RTL 方式而言節(jié)約高達 15 倍。

2、驗證

應(yīng)對當(dāng)前復(fù)雜器件的驗證挑戰(zhàn)，需要在各種設(shè)計層面上應(yīng)用大量工具及技術(shù)。Vivado 設(shè)計套件在緊密結(jié)合的環(huán)境中提供這些工具和技術(shù)，從而可加速模塊及芯片級設(shè)計的驗證。

3、實現(xiàn)

具有高級機器學(xué)習(xí)算法的 Vivado ML 設(shè)計套件提供了在運行時和性能方面具有顯著優(yōu)勢的最佳實現(xiàn)工具。憑借用于綜合、布局、布線和物理優(yōu)化的一流編譯工具以及 Xilinx 編譯方法建議，設(shè)計者可以加快設(shè)計周期的實現(xiàn)階段。

平臺版本

Vivado ML 標(biāo)準(zhǔn)版

Vivado ML 的器件受限免費版本。

Vivado ML 企業(yè)版

包括對所有 Xilinx 器件的支持。

文章出處：【微信公眾號：FPGA開發(fā)圈】

責(zé)任編輯：gt