Verilog如何實(shí)現(xiàn)一階sigma_delta DAC

一階 sigma-delta 調(diào)制器類似于 PWM，但如果需要對(duì)其進(jìn)行濾波，則具有更好的頻率響應(yīng)，因?yàn)樗哂懈叩念l率輸出內(nèi)容。

創(chuàng)建一階 sigma-delta 調(diào)制器的最簡(jiǎn)單方法是使用硬件累加器……每次累加器溢出時(shí)，輸出“1”。否則輸出’0’。這在 FPGA 中很容易完成。

module PWM3（ clk， rst_n， PWM_in， PWM_out）;input clk;input rst_n;input ［3:0］ PWM_in;output PWM_out;

reg ［4:0］ PWM_accumulator;always @（posedge clk or negedge rst_n） if（！rst_n） PWM_accumulator 《=0; else PWM_accumulator 《= PWM_accumulator［3:0］ + PWM_in;

assign PWM_out = PWM_accumulator［4］;endmodule

輸入值越高，累加器溢出越快（“ PWM _ 累加器［4］”） ，輸出“1”的頻率越高。

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