如何根據(jù)基本的數(shù)據(jù)表規(guī)格估算出PLL的相位噪聲

也許你也會跟我一樣認(rèn)為典型數(shù)據(jù)表中的某些規(guī)格難以理解，這是因為其中涵蓋了一些你不太熟悉的隱含慣例。對許多RF系統(tǒng)工程師而言，其中一種規(guī)格便是鎖相環(huán)（PLL）中的相位噪聲。當(dāng)信號源被用作本機振蕩器（LO）或高速時鐘時，相位噪聲性能對滿足系統(tǒng)要求起到了重要作用。最初從數(shù)據(jù)表中推斷出該規(guī)格時似乎就像一個獨立的項目。下面我來講解一下如何通過讀取PLL的相位噪聲規(guī)格來對您的無線電或高速應(yīng)用可達到的性能進行初步評估。

注意，PLL是一種控制回路，這種系統(tǒng)具備頻率響應(yīng)功能。參考路徑中生成的噪聲受控于回路中對系統(tǒng)輸出的低通頻率響應(yīng)，而壓控振蕩器(VCO)中生成的噪聲受控于回路中對系統(tǒng)輸出的高通頻率響應(yīng)。參見圖1。

圖1：鎖相環(huán)中的兩個已建模的噪聲源（綠色和藍色）及其對系統(tǒng)輸出的頻率響應(yīng)

環(huán)路帶寬內(nèi)部（低通頻率響應(yīng)）PLL產(chǎn)生的噪聲分為兩個部分——閃爍噪聲和白噪聲，但環(huán)路帶寬外部（高通頻率響應(yīng)）的噪聲在數(shù)據(jù)表中通常表示為開環(huán)VCO性能。

當(dāng)這些規(guī)格被插入動態(tài)環(huán)路中時，就會對總相位噪聲造成影響。圖2解釋了這三種噪聲規(guī)格是如何定義一個近似選中環(huán)路帶寬的總相位噪聲的方法。請注意環(huán)路帶寬上方總相位噪聲與VCO的跟蹤調(diào)諧以及環(huán)路帶寬下方總相位噪聲與PLL的跟蹤調(diào)諧。

圖2：LMX2592預(yù)估相位噪聲曲線圖（帶100-MHz相位檢測器頻率的6-GHz輸出），借助(1)閃爍噪聲、(2)白噪聲和(3)~100-kHz環(huán)路帶寬用VCO開環(huán)數(shù)據(jù)

讓我們簡單回顧一下這三種規(guī)格：

1)閃爍噪聲（圖2中的紅線）是鎖相環(huán)的一種特性，會在偏移較低時影響相位噪聲。這種噪聲會隨著偏移頻率的變化而變化，變化率為每10年10分貝。德州儀器對該噪聲進行了規(guī)定并將其標(biāo)準(zhǔn)化，使其適用于10-kHz偏移時的1-GHz載波。方程1解除了閃爍噪聲規(guī)范化：

其中，F(xiàn)vco指VCO的頻率。

閃爍噪聲一般不受相位檢測器頻率的影響，只取決于輸出載波頻率。因此，輸出頻率增加一倍，噪聲將增加6分貝。

2)白噪聲（圖2中的綠線）亦稱為鎖相環(huán)的品質(zhì)因數(shù)，為方便對比，對該噪聲標(biāo)準(zhǔn)化。與在1 Hz載波時的1-Hz帶寬[dBc/Hz]中的輸出信號相比，品質(zhì)因數(shù)的單位是分貝。

其中，N指反饋（參見圖1）的分頻器，F(xiàn)pd指相位檢測器的運行頻率。

該規(guī)格會影響中段偏移頻率的相位噪聲。從方程2中可以看出，相位檢測器頻率越高，環(huán)路內(nèi)部的相位噪聲越佳，相位檢測器頻率每增加一倍，相位噪聲會改善3分貝。

3)開環(huán)VCO相位噪聲（圖2中的黑線）與偏移頻率之間的關(guān)系是每十年變化20分貝，但是距離載波更近時，會變?yōu)槊渴曜兓?0分貝。白噪聲一般通過15或20-MHz的偏移頻率傳遞，被稱為噪聲源的本底噪聲。鎖相環(huán)中VCO發(fā)出的噪聲會進入高通頻率響應(yīng)。最后，相位噪聲通常會隨著輸出頻率的變化而變化，因此當(dāng)頻率減半時，相位噪聲會改善6分貝。

現(xiàn)在，您可得出不同偏移頻率和輸出頻率時PLL的近似相位噪聲。您需要從數(shù)據(jù)表中獲得閃爍噪聲、白噪聲和開環(huán)VCO相位噪聲。然后利用公式1和公式2解除這些規(guī)格的標(biāo)準(zhǔn)化，然后假設(shè)尖銳環(huán)路濾波器為第一個近似值（如圖2中所示），即可得出閉環(huán)響應(yīng)的近似值。

估算PLL相位噪聲起初看似很困難，但推斷數(shù)據(jù)表中所需的規(guī)格并使用此處概括的公式將有助于選擇出滿足您系統(tǒng)要求的最佳PLL。通過準(zhǔn)確的模擬，德州儀器可以提供兩種計算PLL的相位噪聲的工具：WEBENCH? Clock Architect和PLLatinum? Sim。您可以了解LMX2592和德州儀器的其他RF PLL及合成器，也可以在本頁查看以上工具。

原文鏈接：

https://e2e.ti.com/blogs_/b/analogwire/archive/2016/03/02/understanding-datasheet-phase-noise-specifications-of-a-phase-locked-loop

編輯：jq