詳解提升MOS管驅(qū)動(dòng)電路抗干擾性能的方法

一.前言

不管什么電路，抗干擾能力都是它的一個(gè)重要指標(biāo)，對(duì)于MOS管驅(qū)動(dòng)電路更是如此。因?yàn)镸OS管不是工作在一個(gè)理想的沒(méi)有任何電磁干擾的環(huán)境，在一些電磁環(huán)境惡劣的條件下，如果我們的驅(qū)動(dòng)電路設(shè)計(jì)的不盡合理，可能會(huì)出現(xiàn)MOS管誤打開(kāi)或者非受控關(guān)斷，輕則影響性能，重則會(huì)對(duì)用戶造成傷害。對(duì)于MOS管驅(qū)動(dòng)電路而言，這種情況的發(fā)生一般是由于gate-source寄生米勒電容的非正常充放電導(dǎo)致的，而影響因素主要是gate極等效串聯(lián)電阻，寄生電感，寄生電容等因素，所以我們主要針對(duì)這三方面進(jìn)行針對(duì)性電路設(shè)計(jì)來(lái)提升電路的抗干擾能力。

二.提升抗干擾的針對(duì)措施

1.柵極串聯(lián)電阻降低源極寄生電感導(dǎo)致的振蕩

我們?cè)趯?shí)際調(diào)試MOS管驅(qū)動(dòng)電路時(shí)，如果大家用示波器測(cè)一下MOS管gate極的波形，就會(huì)發(fā)現(xiàn)MOS管每次打開(kāi)時(shí)，其柵極波形會(huì)出現(xiàn)類似于正弦波的阻尼振蕩，這不僅使得MOS開(kāi)關(guān)不穩(wěn)定，降低其抗干擾能力，也會(huì)增大開(kāi)關(guān)損耗，那么為什么會(huì)出現(xiàn)？如何解決呢？

實(shí)際的MOS模型大家可以參考下圖，理想的MOS沒(méi)有Rgt，Lgt，以及Cgs等，但是現(xiàn)實(shí)的MOS這些都有，此時(shí)你會(huì)發(fā)現(xiàn)，Rgt+Lgt+Cgs那不就成了典型的RLC振蕩電路么，沒(méi)錯(cuò)就是這樣，所以當(dāng)我們給高電平想開(kāi)啟MOS的時(shí)候，就會(huì)出現(xiàn)振鈴波，同樣我們給低電平想關(guān)閉MOS時(shí)也是一樣，都是電容電感的充放電在作妖。

理解了原因，那么如何解決這一問(wèn)題呢？解決問(wèn)題的關(guān)鍵就是Rgt電阻，因?yàn)閷?duì)于RLC振蕩電路而言，Rgt是耗能器件，每一次振蕩，它都會(huì)消耗能量，從而減弱下一次的振蕩幅值，這也是實(shí)際的波形峰值越來(lái)越低的原因，當(dāng)然Rgt是MOS內(nèi)部的寄生電阻，其阻值很小，所以我們一般需要外部在串聯(lián)一個(gè)電阻，串聯(lián)電阻的阻值計(jì)算公式如下，其中Rdv是外部PCB網(wǎng)絡(luò)走線寄生電阻，電阻大了能緩解電壓過(guò)沖的問(wèn)題，但是也不是越大越好，因?yàn)樘罅擞謺?huì)導(dǎo)致MOS開(kāi)啟速度過(guò)慢，所以需要綜合考慮。

2.柵源并聯(lián)電阻提升抗dv/dt干擾能力

當(dāng)dv/dt過(guò)大時(shí)，可以會(huì)使得MOS誤打開(kāi)，這是由于流過(guò)Cgd電容的電流在G極形成正壓，從而引起MOS誤打開(kāi)，通常通過(guò)在器件的柵極和源極端子間加入一個(gè)電阻器來(lái)提供保護(hù)，電阻的計(jì)算公式參考下面，根據(jù)公式可以看出來(lái)，要想計(jì)算我們需要多大的并聯(lián)電阻，還需要清楚我們的電路最差的dv/dt是多少，這個(gè)就需要實(shí)際測(cè)試了。

三.總結(jié)

今天我們主要講解了提升MOS管驅(qū)動(dòng)電路抗干擾能力的方法以及計(jì)算方式，歡迎關(guān)注，有疑問(wèn)可以留言哦。