Verilog HDL語言的數(shù)據(jù)類型和運(yùn)算符

1、標(biāo)志符

標(biāo)識(shí)符可以是一組字母、數(shù)字、下劃線和$符號(hào)的組合，且標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線。另外，標(biāo)識(shí)符區(qū)分大小寫。要注意的是Verilog HDL定義了一系列保留字作為關(guān)鍵字，但只要小寫的關(guān)鍵字才是保留字，所以對于不確定是否為保留字，可以將標(biāo)識(shí)符首字母大寫。

2、數(shù)據(jù)類型

1、wire型

Verilog程序模塊中輸入、輸出信號(hào)類型默認(rèn)時(shí)自定義為wire型。

wire型信號(hào)的定義格式如下：

wire［n-1:0］ 數(shù)據(jù)名1，數(shù)據(jù)名2，。..數(shù)據(jù)名N;

總共定義了N條線，每條線的位寬為n。

2、reg型

reg是寄存器數(shù)據(jù)類型的關(guān)鍵字，是數(shù)據(jù)存儲(chǔ)單元的抽象，通過賦值語句可以改變寄存器存儲(chǔ)的值。reg型數(shù)據(jù)常用來表示always模塊內(nèi)的指定信號(hào)，在always塊內(nèi)被賦值的每一個(gè)信號(hào)都必須定義為reg型。

reg型信號(hào)的定義格式如下：

wire［n-1:0］ 數(shù)據(jù)名1，數(shù)據(jù)名2，。..數(shù)據(jù)名N;

總共定義了N個(gè)寄存器變量，每條線的位寬為n。

3、memory型

Verilog通過對reg型變量建立數(shù)組來對存儲(chǔ)器建模，memory型通過擴(kuò)展reg型數(shù)據(jù)的地址范圍來達(dá)到二維數(shù)組的效果。其定義的格式如下：

reg［n-1:0］ 存儲(chǔ)器名 ［m-1:0］;

其中，reg［n-1:0］定義了每一個(gè)存儲(chǔ)器中每一個(gè)存儲(chǔ)單元的大??；存儲(chǔ)器后面的［m-1:0］則定義了存儲(chǔ)器的大小。

eg：reg ［15:0］ ROMA ［7:0］;

即定義了一個(gè)存儲(chǔ)位寬為16位，存儲(chǔ)深度為8的一個(gè)存儲(chǔ)器。

要注意的是，一個(gè)n位的寄存器可以在一條賦值語句中直接進(jìn)行賦值，而一個(gè)完整的存儲(chǔ)器則不行。如果要對memory型存儲(chǔ)單元進(jìn)行讀寫，則必須要指明地址。

4、parameter型

在Verilog HDL中用parameter來定義常量。

parameter型信號(hào)的定義格式如下：

parameter 參數(shù)名1=數(shù)據(jù)名1;

3、模塊端口

1、input：模塊從外界讀取數(shù)據(jù)的接口，在模塊內(nèi)不可寫。

2、output：模塊往外界送出數(shù)據(jù)的接口，在模塊內(nèi)不可讀。

3、inout：可讀取數(shù)據(jù)也可送出數(shù)據(jù)，數(shù)據(jù)可雙向流動(dòng)。

4、常量集合

Verilog HDL有四種基本數(shù)值：

（1）0：邏輯0或“假”；

（2）1：邏輯1或“真”；

（3）x：未知；

（4）z：高阻。

1、整數(shù)

整數(shù)型可以按如下兩種方式書寫：簡單的十進(jìn)制數(shù)格式及基數(shù)表示格式。

（1）簡單的十進(jìn)制數(shù)格式

eg：45 -46

負(fù)數(shù)以補(bǔ)碼表示。

（2）基數(shù)表示格式

基數(shù)表示的整數(shù)格式為：

［長度］‘基數(shù) 數(shù)值

eg：6’b9 5‘o9 9’d6

2、實(shí)數(shù)

（1）十進(jìn)制計(jì)數(shù)法

eg：2.0 16539.236

（2）科學(xué)計(jì)數(shù)法

eg：235.12e2 5e-4

其中，e與E相同。

3、字符串

字符串是雙引號(hào)內(nèi)的字符序列，字符串不能分成多行書寫。字符串是8位ASCLL值的序列。

eg：reg［1:8*7］Char;

Char=“counter”

5、運(yùn)算符和表達(dá)式

1、基本算術(shù)運(yùn)算符

包含：+、-、*、/、%

其中，取模運(yùn)算（%）結(jié)果的符號(hào)位和模運(yùn)算的第一個(gè)操作數(shù)的符號(hào)保持一致（按照無符號(hào)進(jìn)行運(yùn)算，再對結(jié)果添加符號(hào)）。

2、賦值運(yùn)算符

賦值運(yùn)算分為連續(xù)賦值和過程賦值兩種。

（1）連續(xù)賦值

連續(xù)賦值語句只能用來對線網(wǎng)型變量進(jìn)行賦值，而不能對寄存器變量進(jìn)行賦值，在實(shí)際使用時(shí)，有以下幾種應(yīng)用：

I.對標(biāo)量線網(wǎng)型賦值

wire a，b;

assign a=b;

II.對矢量線網(wǎng)型賦值

wire ［7:0］ a，b;

assign a=b;

III.對矢量線網(wǎng)型中的某一位賦值

wire ［7:0］ a，b;

assign a［3］=b［1］;

IV.對矢量線網(wǎng)型中的某幾位賦值

wire ［7:0］ a，b;

assign a［3:0］=b［3:0］;

V.對任意拼接的線網(wǎng)型賦值

wire a，b;

wire ［1:0］ c;

assign c={a，b};

（2）過程賦值

過程賦值主要用于兩種結(jié)構(gòu)化模塊（initial模塊和always模塊）中的賦值語句，在過程塊中只能使用過程賦值語句，不能出現(xiàn)連續(xù)賦值語句。其中，賦值操作符有兩種：“=”和“《=”，分別代表阻塞賦值和非阻塞賦值。

過程賦值語句只能對寄存器類型的變量（reg、integer、real和time）進(jìn)行操作。對于存儲(chǔ)器類型，只能對指定地址單元的整個(gè)字進(jìn)行賦值，不能對其中某些位單獨(dú)賦值。

3、關(guān)系運(yùn)算符

關(guān)系運(yùn)算符共8種：》、》=、《、《=、==（邏輯相等）、！=（邏輯不相等）、===（實(shí)例相等）、！==（實(shí)例不相等）。

實(shí)例算子===和！==可以比較含有X和Z的操作數(shù)。

4、邏輯運(yùn)算符

（1）&& 邏輯與

（2）|| 邏輯或

（3）！邏輯非

5、條件運(yùn)算符

三目運(yùn)算符，格式如下：

y = x ？ a ： b;

若第一個(gè)操作數(shù)y=x為True，算子返回第二個(gè)操作數(shù)a，否則返回第三個(gè)操作數(shù)b。

6、位運(yùn)算符

按位進(jìn)行邏輯運(yùn)算，共有7中邏輯運(yùn)算符：

~非、&與、|或、^異或、^~同或、~&與非、|~或非。

如果兩個(gè)操作數(shù)的長度不相等，將會(huì)對較短的數(shù)高位補(bǔ)零，使輸出結(jié)果的長度與位寬較長的操作數(shù)的長度保持一致。

7、移位運(yùn)算符

左移《《一位相當(dāng)于乘2，右移一位相當(dāng)于除2.

s《《N表示左移N位，且都用0來填補(bǔ)移出的空位。

8、一元約簡運(yùn)算符

單目運(yùn)算符。其運(yùn)算過程為：首先將操作數(shù)的第一位與第二位進(jìn)行與、或、非運(yùn)算；然后再將結(jié)果和第三位進(jìn)行與、或、非運(yùn)算，以此類推，直至最后一位。

eg：reg ［3:0］ s1;

reg s2;

s2=&s1;

原文標(biāo)題：Verilog HDL語言（1） ： Verilog HDL語言的數(shù)據(jù)類型和運(yùn)算符

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