課程中運(yùn)用QuarusⅡ工具講解可編程器件PLD的設(shè)計(jì)流程,QuarusⅡ工具是Altera公司的產(chǎn)品。同時(shí)課程說(shuō)明了針對(duì)Xilinx公司的ISE工具的PLD設(shè)計(jì)流程也是相似的。
PLD的設(shè)計(jì)流程與ASIC(專用集成電路)的設(shè)計(jì)流程類似,具體設(shè)計(jì)流程如下:
(1)明確設(shè)計(jì)需求(Design Entry)。根據(jù)設(shè)計(jì)需求,在RTL的結(jié)構(gòu)層次(運(yùn)用Verilog代碼設(shè)計(jì)芯片的一種方式)完成電路設(shè)計(jì)(RTL Coding),完成初始Verilog代碼。
(2)RTL級(jí)的電路仿真(RTL Simulation)。進(jìn)行仿真的工具既可以運(yùn)用Altera公司的QuarusⅡ內(nèi)嵌仿真工具,也可以運(yùn)用Modelsim仿真工具(課程中講解的仿真工具)。驗(yàn)證代碼是否滿足設(shè)計(jì)要求,這一階段的驗(yàn)證沒(méi)有時(shí)序相關(guān)信息,即未考慮器件延時(shí)。
(3)邏輯綜合(Synthesis),將RTL級(jí)代碼映射成具體的器件實(shí)現(xiàn)電路設(shè)計(jì),生成對(duì)應(yīng)的門級(jí)網(wǎng)單(芯片設(shè)計(jì)中間階段的電路圖)。
(4)布局和布線(Place&Route),將邏輯綜合過(guò)程中使用的元器件替換成Altera公司提供的元器件,并在電路內(nèi)布線,完成電路連接。
PLD的邏輯綜合與布局和布線兩個(gè)步驟可以運(yùn)用Altera公司提供QuarusⅡ工具一步完成,其他公司提供的PLD設(shè)計(jì)工具也可以一步完成上述兩個(gè)步驟。
圖片來(lái)源:學(xué)堂在線《IC設(shè)計(jì)與方法》
(5)時(shí)序分析(Time Analysis),證明電路性能滿足時(shí)序要求。
ASIC的設(shè)計(jì)流程中時(shí)序分析步驟在門級(jí)仿真步驟后進(jìn)行,這是因?yàn)锳SIC設(shè)計(jì)工具功能限制的原因,門級(jí)仿真中的時(shí)序只能采用估算的方式得出。
QuarusⅡ工具集成了時(shí)序分析功能,時(shí)序分析可以方便地進(jìn)行,所以PLD設(shè)計(jì)流程的時(shí)序分析步驟先于門級(jí)仿真步驟。
在芯片設(shè)計(jì)中,如果時(shí)序不能滿足要求,如計(jì)數(shù)器的要求是100MHz,但設(shè)計(jì)出的計(jì)數(shù)器只能滿足10MHz的要求,即使門級(jí)仿真的結(jié)果正確,也不能滿足設(shè)計(jì)需求。所以在條件允許的情況下,時(shí)序分析步驟先于門級(jí)仿真步驟。
(6)門級(jí)仿真(Gate Level Simulation),門級(jí)仿真結(jié)果滿足要求,說(shuō)明電路滿足設(shè)計(jì)的功能需求。
(7)電路板仿真和測(cè)試(PC Board Simulation&Test)。將經(jīng)過(guò)以上步驟得出的數(shù)據(jù)流文件下載到可編程芯片中,再將可編程芯片安裝到PC板(個(gè)人理解:PCB板,印刷電路板,芯片實(shí)現(xiàn)對(duì)應(yīng)功能所需安裝的電路板)中,進(jìn)行測(cè)試。
圖片來(lái)源:學(xué)堂在線《IC設(shè)計(jì)與方法》
PLD設(shè)計(jì)芯片需要進(jìn)行編譯,與一般編程軟件的編譯目的不同,PLD設(shè)計(jì)芯片的編譯的目的是將RTL級(jí)代碼轉(zhuǎn)化成物理器件上可以實(shí)現(xiàn)的電路。
具體的編譯過(guò)程有以下幾個(gè)方面:
(1)前端設(shè)計(jì)的邏輯綜合。
(2)后端設(shè)計(jì)的布局布線。
(3)后端設(shè)計(jì)產(chǎn)生的相關(guān)輸出。相關(guān)輸出包括:用于時(shí)序分析的門級(jí)網(wǎng)單、用于仿真的門級(jí)網(wǎng)單、對(duì)器件編程的配置文件。對(duì)器件編程的配置文件可以將沒(méi)有功能的可編程器件改變?yōu)榭梢詫?shí)現(xiàn)設(shè)計(jì)需求的專用器件。
審核編輯 :李倩
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原文標(biāo)題:芯片設(shè)計(jì)相關(guān)介紹(27)——PLD設(shè)計(jì)流程
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