IC設(shè)計與方法

本文主要來源為學(xué)堂在線《IC設(shè)計與方法》學(xué)習(xí)筆記

Quarus Ⅱ工具可以進行PLD（可編程芯片）的設(shè)計。

Quarus Ⅱ工具的整體編譯過程包括邏輯綜合、布局布線、時序分析、I/O分析（個人理解芯片引腳的分析）等編譯子過程。

Quarus Ⅱ工具提供了如圖一右上角的工具條，設(shè)計人員可以直接點擊工具條第一個紫色的三角形按鈕完成整體編譯過程，也可通過點擊其他帶有紫色三角形的按鈕完成某一子過程的編譯。

對于簡單的芯片設(shè)計，設(shè)計人員可以點擊一個按鈕完成整體編譯過程。對于復(fù)雜的芯片設(shè)計，邏輯綜合、布局布線、時序分析子過程可能需要花費數(shù)小時到數(shù)天的時間。如果每次編譯都進行整體編譯，會浪費時間，所以復(fù)雜的芯片設(shè)計通常分步完成每個子過程的編譯。

圖一，圖片來源：學(xué)堂在線《IC設(shè)計與方法》

設(shè)計人員需要關(guān)注Quarus Ⅱ工具提供的報告。

圖二左側(cè)中間帶有多個藍色進度條的窗口會報告編譯過程是否百分之百正確，如果編譯有錯誤，Quarus Ⅱ工具可能會在錯誤處停滯。

圖二最靠下寫有綠色文字的窗口會報告編譯過程的一些相關(guān)信息，設(shè)計人員需要仔細檢查是否有error或warning，除非可以確認warning對芯片設(shè)計沒有影響，否則設(shè)計人員需要排除所有的error或warning。

圖二，圖片來源：學(xué)堂在線《IC設(shè)計與方法》

圖三是圖二右上角部分的放大，展示的是Quarus Ⅱ工具可以報告每一編譯子過程的相關(guān)信息，如邏輯綜合、時序分析、I/O分析等相關(guān)信息。

圖三，圖片來源：學(xué)堂在線《IC設(shè)計與方法》

圖四是Quarus Ⅱ工具對芯片引腳資源使用（I/O分析）情況的報告，包括輸入引腳的信號、名稱、是否為特殊引腳等信息。

圖四，圖片來源：學(xué)堂在線《IC設(shè)計與方法》

圖五展示了Quarus Ⅱ工具邏輯綜合（將芯片代碼設(shè)計轉(zhuǎn)化成電路設(shè)計）相關(guān)設(shè)置界面，需要設(shè)計人員檢查的設(shè)置包括頂層樹狀結(jié)構(gòu)（Quarus Ⅱ工具會分析芯片設(shè)計的樹狀結(jié)構(gòu)）、目標器件的類型、設(shè)計文件和庫文件、代碼語法標準（確定語法標準采用的版本）、EDA（邏輯綜合所使用的平臺）工具的選擇（Quarus Ⅱ工具內(nèi)嵌的工具或其他EDA工具）、時序分析設(shè)置、邏輯綜合操作設(shè)置、仿真工具設(shè)置。

圖五，圖片來源：學(xué)堂在線《IC設(shè)計與方法》

Quarus Ⅱ工具可以提供多種邏輯綜合的方法，如智能綜合，智能綜合采用增量綜合方式，可以節(jié)省時間和磁盤空間。其他的邏輯綜合的方法還包括：節(jié)省綜合時間的綜合方法和使用更多磁盤空間的綜合方法（這兩種方法課程中未提及，根據(jù)圖六翻譯）。

圖六，圖片來源：學(xué)堂在線《IC設(shè)計與方法》

上文提及的增量綜合通過只對電路修改部分進行再次邏輯綜合，節(jié)省時間和磁盤空間。

如圖七所示，芯片頂層設(shè)計（TOP）包含設(shè)計A和B的連接方式，設(shè)計A、B的底層設(shè)計（具體設(shè)計內(nèi)容）分別包含于A、B中。若第一次邏輯綜合后，問題只出現(xiàn)在B的底層設(shè)計中，在修改出問題的設(shè)計后，軟件可以通過只對修改部分（個人理解：頂層設(shè)計部分和B的底層設(shè)計可能均發(fā)生修改，A的底層設(shè)計沒有修改）進行邏輯綜合，以節(jié)省時間和磁盤空間。

圖七，圖片來源：學(xué)堂在線《IC設(shè)計與方法》