芯片架構(gòu)師需要考慮哪些問題

我們認(rèn)為半導(dǎo)體世界中的許多事情是理所當(dāng)然的，但如果幾十年前做出的某些決定不再可行或最優(yōu)了，我們應(yīng)該怎么辦？我們看到了一個使用 finFET 的小例子，平面晶體管將不再擴(kuò)展。今天，我們面臨著幾個更大的破壞，這些破壞將產(chǎn)生更大的連鎖反應(yīng)。

技術(shù)通常以線性方式發(fā)展。每一步都提供了對以前存在的增量改進(jìn)，或者克服了一些新的挑戰(zhàn)。這些挑戰(zhàn)來自新節(jié)點(diǎn)、新物理效果或限制等。雖然這非常有效，而且許多單獨(dú)的步驟都很出色，但它建立在紙牌屋的基礎(chǔ)上，如果基礎(chǔ)上的某些東西從根本上來說變化，整個設(shè)計、實(shí)現(xiàn)和驗(yàn)證的連鎖反應(yīng)可能非常顯著。

單個連續(xù)內(nèi)存

這些更改之一已經(jīng)進(jìn)行了一段時間。1945 年首次描述的馮諾依曼處理器架構(gòu)，具有單一的連續(xù)內(nèi)存空間，是絕對的突破。它提供了一個圖靈完備的解決方案，可以解決任何有限問題。這成為幾乎所有計算機(jī)的實(shí)際架構(gòu)。

內(nèi)存很快成為了大小和性能方面的限制。為了克服這個問題，引入了緩存以使廉價的大容量內(nèi)存看起來像更昂貴、更快的內(nèi)存。隨著時間的推移，這些緩存變得多級，跨多個主機(jī)連貫，并在越來越大的地址空間上工作。

但這不再是許多現(xiàn)代計算功能的要求。在基于對象的軟件功能和特定領(lǐng)域計算的時代，對內(nèi)存組織的需求可能是有害的。它基于這樣一個前提，即程序可以隨機(jī)訪問它想要的任何東西——安全專家希望這不是真的。

必須充分考慮緩存和一致性的全部成本?！霸?a href="http://srfitnesspt.com/v/tag/137/" target="_blank">芯片中實(shí)現(xiàn)一致性是復(fù)雜且昂貴的，” Imperas Software的創(chuàng)始人兼首席執(zhí)行官 Simon Davidmann 說。“當(dāng)您進(jìn)行多級緩存時，內(nèi)存層次結(jié)構(gòu)變得越來越復(fù)雜，并且越來越充滿錯誤，并且消耗越來越多的功率。”

當(dāng)任務(wù)很好理解時，可以避免這種開銷?！霸跀?shù)據(jù)流引擎中，一致性不那么重要，因?yàn)槟鷮⒃谶吘壱苿拥臄?shù)據(jù)直接從一個加速器傳送到另一個加速器，” Arteris IP的研究員兼系統(tǒng)架構(gòu)師 Michael Frank 說?！叭绻銓?shù)據(jù)集進(jìn)行分區(qū)，一致性就會成為障礙，因?yàn)樗鼤ㄙM(fèi)你額外的周期。您必須使用查找表。您必須提供更新信息?！?/p>

面向?qū)ο笙到y(tǒng)的采用，以及限制類型轉(zhuǎn)換的強(qiáng)類型語言和對程序員的一些限制，可以使執(zhí)行流程可預(yù)測并避免對單個連續(xù)內(nèi)存空間的需求。諸如在圖形和機(jī)器學(xué)習(xí)中發(fā)現(xiàn)的任務(wù)在有限的內(nèi)存塊上運(yùn)行，并且不會從復(fù)雜的內(nèi)存管理或?qū)?nèi)存的硬件控制中受益。

特定領(lǐng)域的計算正在導(dǎo)致人們重新考慮這方面的許多方面?！袄纾?a target="_blank">DSP 傾向于提供分布式內(nèi)存池，通常直接在軟件中管理，” Arm研發(fā)團(tuán)隊的高級首席研究工程師 Matt Horsnell 說?！芭c傳統(tǒng)的共享內(nèi)存系統(tǒng)相比，這可能更適合專門應(yīng)用程序的帶寬要求和訪問模式。這些處理器通常通過提供對特定訪問模式（例如，N 緩沖、FIFO、行緩沖區(qū)、壓縮等）的直接支持來提供某種形式的內(nèi)存專業(yè)化?！?/p>

新的內(nèi)存類型

改變內(nèi)存架構(gòu)有很大的影響?！疤魬?zhàn)在于，在過去，人們有一個很好的抽象模型來思考計算系統(tǒng)，” Rambus的研究員和杰出發(fā)明家 Steven Woo 說。“他們從來沒有真正考慮過存儲。它最初是免費(fèi)出現(xiàn)的，而編程模型只是讓你在引用內(nèi)存時，它就發(fā)生了。你永遠(yuǎn)不必明確說明你在做什么。隨著摩爾定律的放緩和功率縮放的停止，人們開始意識到有很多新的存儲可以進(jìn)入方程式。但要讓它們真正有用，你必須擺脫我們過去擁有的非常抽象的觀點(diǎn)?！?/p>

第二個相關(guān)的變化是通過新的內(nèi)存技術(shù)實(shí)現(xiàn)的。長期以來，SRAM 和 DRAM 都針對速度、密度和性能進(jìn)行了優(yōu)化。但是 DRAM 的擴(kuò)展已經(jīng)停滯不前，而且 SRAM 受到最新節(jié)點(diǎn)的可變性的影響，因此難以保持密度?；诓煌锢硖匦缘男聝?nèi)存類型最終可能會更好，但這可能不是主要好處。

例如，如果采用ReRAM，存儲單元本質(zhì)上就會變成模擬的，這就開辟了許多可能性。Mythic 負(fù)責(zé)產(chǎn)品和業(yè)務(wù)開發(fā)的高級副總裁 Tim Vehling 說：“模擬的一個基本理念是，您實(shí)際上可以在存儲單元本身中進(jìn)行計算?！?“你實(shí)際上消除了整個內(nèi)存移動問題，因此功率大幅下降。當(dāng)模擬發(fā)揮作用時，您可以進(jìn)行高效的計算和很少的數(shù)據(jù)移動。借助模擬內(nèi)存計算技術(shù)，它的能效實(shí)際上比數(shù)字等效技術(shù)高出幾個數(shù)量級。”

這與機(jī)器學(xué)習(xí)所需的乘法/累加函數(shù)完全一致?！皥?zhí)行這些 MAC 操作所消耗的能量是巨大的，”西門子 EDA產(chǎn)品經(jīng)理 Sumit Vishwakarma 說。“神經(jīng)網(wǎng)絡(luò)有權(quán)重，這些權(quán)重存在于內(nèi)存中。他們必須不斷地訪問內(nèi)存，這是一項非常耗能的任務(wù)。計算能力是傳輸數(shù)據(jù)所需能力的十分之一。為了解決這個問題，公司和大學(xué)正在研究模擬計算，它將權(quán)重存儲在內(nèi)存中。現(xiàn)在我只需要輸入一些輸入并得到一個輸出，這基本上是這些權(quán)重與我的輸入的乘積?！?/p>

當(dāng)模擬和數(shù)字解耦時，模擬電路不再受阻。Semtech 信號完整性解決方案集團(tuán)營銷和應(yīng)用副總裁 Tim Vang 說：“我們可以設(shè)計模擬電路，在某些情況下提供與數(shù)字等效甚至更好的功能，而且我們可以在較舊的節(jié)點(diǎn)上做到這一點(diǎn)。” “成本可以更低，因?yàn)槲覀儾恍枰械臄?shù)字功能，因此芯片尺寸可以更小。我們可以降低功耗，因?yàn)槲覀儧]有那么多功能?！?/p>

當(dāng)內(nèi)存發(fā)生變化時，軟件堆棧中的所有內(nèi)容都會受到影響。Synopsys產(chǎn)品營銷總監(jiān) Prasad Saggurti 說：“通常會發(fā)生一種算法，我們看到了一種優(yōu)化它的方法，優(yōu)化內(nèi)存，以便更好地實(shí)現(xiàn)算法?！?“另一方面，我們擁有這些不同類型的內(nèi)存。你能改變你的算法來利用這些新的記憶嗎？過去，使用 TCAM 主要是一種網(wǎng)絡(luò)域結(jié)構(gòu)來查找 IP 地址。最近，ML 訓(xùn)練引擎開始使用 TCAM。這需要根據(jù)可用存儲器的類型來改變軟件或固件。”

CMOS 的終結(jié)

但到目前為止，最大的潛在變化是 CMOS 的終結(jié)。隨著器件變得更小，摻雜的控制變得具有挑戰(zhàn)性，這會導(dǎo)致器件閾值電壓的顯著變化。摻雜定義了器件的極性，例如器件是 PMOS 還是 NMOS，正是這些器件的配對創(chuàng)建了 CMOS 結(jié)構(gòu)，這是創(chuàng)建的所有數(shù)字功能的基礎(chǔ)。隨著行業(yè)向全柵 finFET 結(jié)構(gòu)遷移，出現(xiàn)了一種新的可能性。

“使用水平堆疊的納米線，您實(shí)際上可以構(gòu)建具有兩個柵極的晶體管，”洛桑聯(lián)邦理工學(xué)院電氣工程和計算機(jī)科學(xué)教授 Giovanni De Micheli 在 DAC 2022 主題演講中說。“你使用第二個柵極來極化晶體管并使晶體管成為 P 或 N 晶體管（見圖 1）。你會得到一個更強(qiáng)大的晶體管，因?yàn)樗鼊?chuàng)建了一個比較器而不是一個開關(guān)?，F(xiàn)在，有了這些類型的設(shè)備，您就可以擁有全新的拓?fù)浣Y(jié)構(gòu)?！?/p>

圖 1. GAA 極性門的 3-D 概念圖。

資料來源：Michele De Marchi 論文，EPFL，2015

理論上，這可以通過將極性門一分為二來進(jìn)一步實(shí)現(xiàn)。除了是 p 型或 n 型之外，這將增加每個晶體管也成為高或低閾值電壓器件的能力。因此，每個晶體管在運(yùn)行期間都可以具有不同的功率/性能特性。

讓我們回到邏輯抽象。“幾十年來，我們一直在用 NAND 和 NOR 設(shè)計數(shù)字電路，”De Micheli 說?！盀槭裁?？因?yàn)槲覀円婚_始就被洗腦了，因?yàn)樵贑MOS中那是最方便的實(shí)現(xiàn)。但是，如果您從多數(shù)邏輯的角度思考（見圖 2），您就會意識到這是進(jìn)行加法和乘法運(yùn)算的關(guān)鍵運(yùn)算符。今天，我們?yōu)闄C(jī)器學(xué)習(xí)實(shí)現(xiàn)的所有電路，其中的主要部分就是進(jìn)行加法或乘法運(yùn)算。這就是為什么多數(shù)是極其重要的。此外，多數(shù)邏輯是超導(dǎo)體、光學(xué)技術(shù)、內(nèi)存中的非易失性邏輯等許多技術(shù)的自然模型?！?/p>

圖 2. 基于極性門器件的新邏輯元件。

資料來源：De Micheli/EPFL

De Micheli 的研究表明，采用多數(shù)邏輯設(shè)計的電路可以使用今天略微修改的 EDA 工具將延遲減少 15% 到 20%。

但這些類型的變化確實(shí)需要對綜合和其他步驟進(jìn)行重大重新思考。Synopsys 的技術(shù)策略師 Rob Aitken 說：“如果這被證明是一個很有前途的載體，你真的需要徹底重新考慮合成引擎?！?“許多新設(shè)備不會有效地采用 NAND/NOR 電路并從中構(gòu)建東西，而是將本機(jī)調(diào)整為 XOR、多數(shù)門或其他一些邏輯功能。會發(fā)生什么？綜合關(guān)注您正在構(gòu)建的基本事物，雖然它過于簡單化，但邏輯綜合需要一個 PLA，然后將其折疊成一個多層次的對象。以不同的邏輯風(fēng)格重新思考很重要?！?/p>

改變基本的晶體管功能對流程的許多方面都有重大影響。例如，設(shè)備現(xiàn)在有四個或五個終端，而不是三個，這會對布局和布線產(chǎn)生什么影響？它將如何影響扇入扇出和擁塞？

結(jié)論

改變是困難的。一項有前途的技術(shù)必須克服現(xiàn)有技術(shù)數(shù)十年的優(yōu)化，這會帶來巨大的慣性挑戰(zhàn)。它還可能需要同時更改解決方案的許多部分，例如硬件和軟件，或整個實(shí)現(xiàn)鏈中的工具。但隨著該行業(yè)接近半導(dǎo)體的一些基本物理極限，它需要變得更加靈活并愿意改變。

編輯：黃飛