SpinalHDL中不可不知的位拼接符

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在之前寫Verilog時(shí)，位拼接符是一個(gè)很常見的東西，今天來看下在SpinalHDL中常見的位拼接符的使用。

建議SpinalHDL 版本不低于1.7.1(1.7.1版本Bug較多，再往上～)

》{a,b,c}=c 將一個(gè)信號(hào)的不同bit賦值給不同的信號(hào)，這種拼接方式可以在SpinalHDL中按照如下的形式進(jìn)行書寫：

case class demo() extends Component{
  val dataIn=in Bits(8 bits)
  val dataOut0,dataOut1= out Bits(4 bits)
  (dataOut0,dataOut1):=dataIn
}

對(duì)于這種形式的拼接賦值，在SpinalHDL中可以采用如下形式:

case class demo() extends Component{
  val a,b,c=in Bits(2 bits)
  val d= out Bits(6 bits)
  d:=Cat(a,b,c)
}

對(duì)于這種形式的拼接賦值，是上面兩種形式的組合體，那么可以這么來寫:

case class demo() extends Component{
  val a,b,c=in Bits(2 bits)
  val d,e= out Bits(3 bits)
  (d,e):=Cat(a,b,c)
}

針對(duì)這種形式，當(dāng)然也可以更簡(jiǎn)化一些：

case class demo() extends Component{
  val a,b,c=in Bits(2 bits)
  val d,e= out Bits(3 bits)
  (d,e):=(a,b,c)
}

這種類型的賦值在SpinalHDL中提供了兩個(gè)API：

case class demo() extends Component{
  val a=in Bits(2 bits)
  val b= out Bits(6 bits)
  b:=B(a,3) //不是B(a,3 bits)，別搞混
}

case class demo() extends Component{
 val a=in Bits(2 bits)
  val b= out Bits(6 bits)
  b:=Repeat(a,3)
}

這兩種實(shí)現(xiàn)方式最終生成的Verilog代碼略不優(yōu)雅，只是將a機(jī)械的重復(fù)了n次：

`timescale 1ns/1ps


module demo (
input      [1:0]    a,
output     [5:0]    b
);




assign b = {a,{a,a}};


endmodule