SystemVerilog中帶參數(shù)的let介紹

“l(fā)et”和define一樣，也是可以帶有參數(shù)的。

module abc;
 logic clk, x, y, j;
 logic [7:0] r1;
 let lxor (p, q=1’b0) = p^q;
 always @ (posedge clk) begin
 for (i = 0; i <= 256; i++) begin
 r1 = lxor( i ); 
 //After expanding the ‘let’ instance, 
 //this will be r1 = i ^ 1’b0;
 end
 end
 endmodule

在上面的例子中，“l(fā)et”中包含2個參數(shù)“p”和“q”。

lxor(i)將i傳遞給“p”,"q"還是默認(rèn)值1‘b0。

所以

r1 = lxor( i );

等價(jià)

r1 = i ^ 1’b0;

審核編輯：劉清