異質(zhì)整合推動(dòng)語(yǔ)音芯片封裝前往新境界

什么是當(dāng)今吸引人們注意的流行先進(jìn)技術(shù)？相信以下的專業(yè)用詞都經(jīng)常出現(xiàn)在周遭與新聞、文章之中，如人工智能（Artificial Intelligence）、深度學(xué)習(xí)（Deep Learning）、云端計(jì)算（Cloud Computing）、超級(jí)計(jì)算機(jī)（Supercomputer）、自動(dòng)駕駛、智能語(yǔ)音識(shí)別等。

包括Google、Amazon、Intel、Nvidia或是AMD等，從這些世界級(jí)技術(shù)巨型企業(yè)的策略中可以發(fā)現(xiàn)，不約而同的都正積極投下巨額資金，來(lái)開(kāi)發(fā)前述的這些軟硬件技術(shù)和相關(guān)的應(yīng)用。

據(jù)九芯電子研究顯示，組成人工智能機(jī)能應(yīng)用所需要的硬件，例如特殊應(yīng)用語(yǔ)音識(shí)別IC（Speech recognition IC）、繪圖處理芯片（GPU）、中央處理器（CPU）、場(chǎng)域可程序化門陣列（FPGA）等組件，在未來(lái)數(shù)年間的全球市場(chǎng)規(guī)模，將會(huì)以40%年平均成長(zhǎng)率急速擴(kuò)大。

語(yǔ)音芯片封裝高度整合的關(guān)鍵：異質(zhì)整合技術(shù)

由于算法、大數(shù)據(jù)和高效能語(yǔ)音識(shí)別芯片的進(jìn)步，是扮演推動(dòng)這一新世代科技浪潮的大動(dòng)力。因此隨著終端電子產(chǎn)品快速發(fā)展，智慧家居、平板計(jì)算機(jī)與穿戴裝置等產(chǎn)品不斷朝輕薄短小、多功能、高效能、低成本、低功耗，及小面積等要求發(fā)展的情況下，需將把多種不同功能的ic芯片整合于單一語(yǔ)音模塊中。因此，包括晶圓代工廠、IC設(shè)計(jì)公司等語(yǔ)音IC制造廠家，相繼投入先進(jìn)封裝技術(shù)領(lǐng)域。根據(jù)Yole數(shù)據(jù)顯示，2017～2021年全球先進(jìn)封裝規(guī)模從250億美元增至310億美元，年復(fù)合成長(zhǎng)率約7%。

而這些先進(jìn)技術(shù)的應(yīng)用與能力，都在近幾年內(nèi)取得了令人驚訝的巨大進(jìn)展，然而在這些看似不同領(lǐng)域技術(shù)或科學(xué)的背后，都有一個(gè)共同的特點(diǎn)，那就是都采用了異質(zhì)整合（Heterogeneous Integration）的語(yǔ)音IC設(shè)計(jì)。

例如，近來(lái)出現(xiàn)了另一種稱為「chiplet（小芯片）」的設(shè)計(jì)概念。所謂chiplet，就是具備特殊用途或單一功能的KGD（known good die）或IP區(qū)塊；然后，在開(kāi)發(fā)高效能系統(tǒng)時(shí)，透過(guò)搭配選用適當(dāng)chiplet的堆棧累積，來(lái)達(dá)成所需的系統(tǒng)效能。目前的封裝技術(shù)是以并排的方式朝2.5D技術(shù)發(fā)展，透過(guò)中介層（interposer）和重分布層（RDL）設(shè)計(jì)來(lái)進(jìn)行整合。而3D封裝則是把多顆芯片向上堆棧，除了底層芯片之外，所有芯片都需要透過(guò)TSV （硅穿孔）來(lái)傳遞訊號(hào)。

英特爾（Intel）在CES 2019主題演講中，發(fā)表了采用3D芯片封裝技術(shù)的處理器（Lakefield），引起眾人的注目，也讓3D異整合質(zhì)封裝正式邁入商品化的程度。Intel利用堆棧設(shè)計(jì)，整合各式芯片、I/O、結(jié)構(gòu)等，進(jìn)而提升IC芯片設(shè)計(jì)的靈活性，也大幅減少多核處理器所需的芯片空間，讓體積縮小到僅有12mm×12mm。

透過(guò)新世代的封裝技術(shù)突破摩爾定律

根據(jù)2018年所發(fā)表的IRDS Roadmap（International Roadmap for Devices and Systems），到2030年IC芯片制程技術(shù)將達(dá)到1.5 nm。但是在半導(dǎo)體前段制程中，根據(jù)摩爾定律應(yīng)該在5nm左右就難以再突破了，但是隨著技術(shù)進(jìn)步到28nm之后，成本反而會(huì)逐漸下降。這似乎違背了產(chǎn)業(yè)中的基礎(chǔ)常識(shí)。

例如臺(tái)積電（TSMC）不斷地將組件的制程持續(xù)縮小，從14 nm、10 nm、7 nm甚至于目前新開(kāi)發(fā)的3nm，不僅僅提升CMOS組件的運(yùn)作速度，同時(shí)也大幅度增加了邏輯閘數(shù)。雖然目前3nm制程技術(shù)仍在早期研發(fā)階段，臺(tái)積電也沒(méi)有發(fā)表例如效能及功耗指標(biāo)等等任何技術(shù)細(xì)節(jié)（如，和5nm制程相較能提升多少效能），只描述3nm將會(huì)是一個(gè)全新的制程技術(shù)，所以必然也會(huì)有新的架構(gòu)、技術(shù)、材料等。而不是5nm制程的提升。

這相當(dāng)于每經(jīng)過(guò)18-24個(gè)月的時(shí)間，可以在同一空間中，讓組件數(shù)增加一倍，除了加快ic芯片本身的運(yùn)作速度外，還有兩個(gè)因素變得越來(lái)越重要。

一個(gè)是采用高帶寬儲(chǔ)存（HBM；High Bandwidth Memory）的架構(gòu)，不僅可提高計(jì)算能力之外，還可以降低系統(tǒng)總功耗和增加儲(chǔ)存的帶寬；另一個(gè)則為了達(dá)到高速數(shù)據(jù)收發(fā)的串行化或解串行化（serializer/deserializer），也就是SerDes。SerDes IO的模塊可以整合到主芯片中，也可以作為單獨(dú)的芯片生產(chǎn)制造。

而要如何將這些高速性能進(jìn)行整合？其中一個(gè)關(guān)鍵點(diǎn)，就是讓先進(jìn)的2.5D異質(zhì)整合結(jié)構(gòu)芯片封裝技術(shù)來(lái)扮演這個(gè)角色。但是為什么需要采用2.5D封裝技術(shù)，以目前來(lái)說(shuō)，2.5D封裝是一種高階的IC芯片封裝技術(shù)，可實(shí)現(xiàn)各種IC芯片的高速整合。

審核編輯：湯梓紅