高精度SAR模數(shù)轉(zhuǎn)換器的抗混疊濾波考慮因素

在物聯(lián)網(wǎng)、大數(shù)據(jù)和云在行業(yè)媒體上風靡一時的時候，值得關(guān)注實現(xiàn)模擬世界數(shù)字化的技術(shù)進步。饋送云需要已經(jīng)數(shù)字化的數(shù)據(jù)？模數(shù)轉(zhuǎn)換器（ADC）是跨越這些領(lǐng)域的設(shè)備，是定義大數(shù)據(jù)質(zhì)量和準確性的關(guān)鍵。ADC設(shè)計方法的進步不斷突破界限，為我們周圍的世界提供精確的數(shù)字表示。速度和分辨率可以以一種燒毀歷史計量基準的方式推動。

高性能精密ADC在許多應(yīng)用領(lǐng)域都很普遍。過程控制、可編程控制器、電機控制和電能分配是不同的例子。增加了不太日常的儀器領(lǐng)域，在這些領(lǐng)域中，所有類型技術(shù)的測試、研究、開發(fā)和鑒定都依賴于高精度數(shù)字轉(zhuǎn)換。目前，幾種ADC架構(gòu)在精度方面存在競爭，根據(jù)其需求，選擇符合模數(shù)轉(zhuǎn)換原理，例如逐次逼近寄存器（SAR）與Σ-Δ，它們分別能夠在幾個MSPS下實現(xiàn)高達24位或更高的分辨率，在幾百kSPS下能夠達到32位。

當面對這些級別的分辨率和精度時，這些轉(zhuǎn)換器提供的有用動態(tài)很容易超過100 dBFS（滿量程）的神奇屏障，用戶在設(shè)計用于數(shù)字化信號的模擬調(diào)理電路以及相關(guān)的抗混疊濾波器時面臨著真正的挑戰(zhàn)。在過去的二十年中，采樣率和濾波技術(shù)發(fā)生了顯著變化，現(xiàn)在可以結(jié)合使用模擬和數(shù)字濾波器，在性能和復(fù)雜性之間實現(xiàn)更好的折衷。

圖1.典型測量信號鏈。

圖1顯示了數(shù)據(jù)采集系統(tǒng)這種分區(qū)的典型示例。在對差分或非差分信號（放大、縮放、電平的適應(yīng)和轉(zhuǎn)換等）進行調(diào)理后，后者在數(shù)字化之前被濾波以滿足奈奎斯特準則。根據(jù)ADC的過采樣速率，使用額外的數(shù)字濾波來符合采集系統(tǒng)的規(guī)格。

由于對非常寬輸入動態(tài)的需求增加，上述許多應(yīng)用都采用最先進的高分辨率ADC。隨著動態(tài)性的提高，人們可以期待系統(tǒng)性能的提高，以及模擬調(diào)節(jié)鏈的壓縮，擁堵和能源消耗的減少，甚至材料成本的降低。

過采樣及其優(yōu)點

在出現(xiàn)非常快速、高分辨率的模數(shù)轉(zhuǎn)換器之前，動態(tài)問題通過使用快速可編程增益放大器、更快的比較器和/或多個ADC的并聯(lián)來解決，再加上適當?shù)臄?shù)字處理，以實現(xiàn)強信號的數(shù)字化并區(qū)分噪聲電平附近的小幅度。在這些過時且現(xiàn)已過時的架構(gòu)中，這轉(zhuǎn)化為難以開發(fā)的復(fù)雜電路，并且在線性度、帶寬和采樣頻率方面受到限制。目前的替代方案是通過利用現(xiàn)代更經(jīng)濟的ADC提供的高采樣速率來應(yīng)用過采樣技術(shù)。以高于奈奎斯特定理規(guī)定的最小值的FSE速率對信號進行采樣的操作可以通過處理和增加編碼器的信噪比來執(zhí)行增益操作，從而增加有效位的數(shù)量。事實上，量化噪聲和熱噪聲被同化為白噪聲，在整個奈奎斯特波段及以后均勻傳播。過采樣后，通過濾波并嚴格以所需的最小采樣速率（2 × BW）工作來限制有用頻段，每降低一個倍頻程，噪聲能量就會降低3 dB，如圖2所示。換言之，理想情況下，過采樣因子4可使信噪比理論上增加6 dB;也就是說，一個額外的位，如公式1所示：

總之，過采樣有兩個優(yōu)點：即信噪比的提高，以及放寬對ADC之前的抗混疊模擬濾波器的要求。

圖2.通過添加數(shù)字抽取濾波器來比較頻譜噪聲密度。

抗混疊濾波器：分區(qū)困境

理想情況下，與ADC相關(guān)的濾波器，特別是那些負責頻譜混疊問題的濾波器，必須具有幅度響應(yīng)，其可能帶寬與其精度相比最平坦，并且具有足以適應(yīng)其動態(tài)的帶外衰減。過渡帶通常應(yīng)盡可能陡峭。因此，這些抗混疊低通濾波器必須具有能夠消除寄生鏡像、噪聲和其他雜散音的特性。根據(jù)應(yīng)用的不同，還應(yīng)特別注意相位響應(yīng)，并應(yīng)補償任何過大的相移。許多建議被認為是基本的，但當它們必須與指定的24位或32位轉(zhuǎn)換器的要求相結(jié)合時，這些轉(zhuǎn)換器的積分非線性誤差僅為幾個LSB和其他類似的靜態(tài)和動態(tài)參數(shù)，則很難實現(xiàn)。

如前所述，對過采樣的興趣在這里變得非常重要，因為它不僅對信噪比有益，而且對模擬抗混疊濾波器規(guī)格及其截止頻率的放寬也有好處。如圖3c所示，過采樣將轉(zhuǎn)換帶擴展至–3 dB截止頻率和阻帶起點之間。模擬抗混疊濾波器的階數(shù)與過采樣率成反比。表1中的數(shù)據(jù)說明了給定抑制目標的過采樣率與模擬抗混疊濾波器階數(shù)之間的關(guān)系。

圖3.過采樣、數(shù)字濾波和抽取降低了所需的模擬反化濾波器階數(shù)。

目前的技術(shù)提供了高精度的SAR ADC轉(zhuǎn)換速率，近年來大幅提高，目前18位分辨率從超過1 MSPS到15 MSPS。相比之下，寬帶Σ-Δ型ADC以較低的吞吐速率提供更高的分辨率，具有非常高的過采樣比。在數(shù)百kHz的等效（18位分辨率）輸入帶寬下查看Σ-Δ轉(zhuǎn)換器是可能的，但內(nèi)置了數(shù)字濾波的附加功能。

具有同等分辨率的Σ-Δ型ADC的帶寬可達數(shù)百kHz，并具有內(nèi)置數(shù)字濾波器的額外優(yōu)勢。這些ADC的基本特征是其整體計量精度，這與靜態(tài)（直流）和動態(tài)（交流）參數(shù)有關(guān)，因此這些系統(tǒng)中的轉(zhuǎn)換器和隨附的模擬調(diào)理電路必須具有頂級規(guī)格。

相反，除過采樣SAR（如LTC2512和LTC2500-32）外，大多數(shù)SAR ADC不包括數(shù)字濾波器，因此其工作不會受到一些不可避免的數(shù)字低通濾波的阻礙或限制，這會導(dǎo)致計算精度、帶通紋波、衰減帶抑制、傳播時間和功耗之間的折衷。同時，AD7768-1等一些新型寬帶Σ-Δ型ADC更加靈活，允許用戶對其數(shù)字濾波器系數(shù)進行一定程度的可編程性。

LTC2378-20：市場上首款 20 位 SAR ADC

在性能競賽中，2014年，凌力爾特（現(xiàn)為ADI公司的一部分）提供了首款具有20位分辨率和線性度的SAR ADC。LTC?2378-20 是一款出色的轉(zhuǎn)換器，在接近 MSPS 的所有其他競爭產(chǎn)品中，它仍然獨樹一幟。

ADI公司的首款20位SAR ADCAD4020采用了略有不同的路徑。AD4020兼具低噪聲和低功耗特性，力求使信號鏈更易于客戶使用。1.8 MSPS的低噪聲和低能量是傳統(tǒng)的矢量。但是，有一些關(guān)鍵的附加功能有助于硬件設(shè)計人員更輕松地實現(xiàn)必要的性能。模擬前端采樣安靜的能力就是一個例子。轉(zhuǎn)換器轉(zhuǎn)換回采集時，輸入端的充電/放電一直是一個難題。典型的連鎖反應(yīng)是需要更高速的驅(qū)動器放大器。AD4020現(xiàn)在可以采用相當于目標實際信號帶寬的高阻態(tài)模式低功耗精密放大器，從而提高測量精度。將轉(zhuǎn)換時間限制在350 ns可以延長采集時間，這也使得選擇放大器更容易，并且在數(shù)字端，在串行接口上讀取數(shù)據(jù)時允許使用較慢的串行數(shù)據(jù)時鐘。在隔離應(yīng)用中，較慢的串行時鐘可降低隔離器的EMI效應(yīng)和電流消耗。采用AD7980系列和AD40xx系列其他16至18位成員共用的10引腳MSOP或10引腳QFN外殼，意味著硬件設(shè)計人員可以輕松升級平臺設(shè)計選擇。該器件采用1.8 V供電，在1.8 MSPS時功耗僅為15 mW。這種低元件功耗與降低信號鏈中支撐模塊電流消耗的特性相結(jié)合，意味著能夠以盡可能低的散熱實現(xiàn)卓越的性能。

LTC2378-20 和 AD4020 的采樣速率分別為 1 MSPS 和 1.8 MSPS，為過采樣提供了極大的可能性，尤其是在音頻頻段或更遠頻段方面。為此，必須在外部FPGA或DSP中實現(xiàn)定制的抽取濾波器。如前所述，如有必要，可以繞過后者以將延遲降至最低。使用這些初級采樣速率值，并考慮0 kHz至25 kHz頻段，各自的過采樣因子約為16或32，處理增益為12 dB至18 dB，同時抗混疊低通濾波器在嚴格按照奈奎斯特定理進行常規(guī)操作方面進行了簡化。

ADC 至 DSP 鏈路：一切都是串行的

近年來，半導(dǎo)體行業(yè)及其設(shè)計師小圈子明顯傾向于減小元件尺寸，導(dǎo)致外殼引腳真正放氣，并以串行形式調(diào)節(jié)幾乎所有數(shù)字輸入或輸出，這些輸入或輸出需要與SPI總線、同步串行端口等接口。這里所討論的轉(zhuǎn)換器沒有留下用于提取樣本和控制ADC各種功能選項的串行接口。這些串行接口符合與SPI或DSP串行端口兼容的條件，但實際上并非如此。充其量，它們隱藏了設(shè)置時鐘信號節(jié)奏的移位寄存器，以便從設(shè)備中提取數(shù)據(jù)或在配置期間注入數(shù)據(jù)。與所有這些SAR ADC一樣，LTC2378-20和AD4020對串行時鐘（SCK）提出了頻率要求，以標稱采樣速率恢復(fù)20位數(shù)據(jù)。由于數(shù)據(jù)讀取的階段嚴格限制在采集時間的持續(xù)時間（大約300 ns）內(nèi)，因此在轉(zhuǎn)換期間，外部訪問上的數(shù)字活動必須減少到完全靜音，并且時鐘頻率必須超過60 MHz才能在分配的時間內(nèi)從采樣中恢復(fù)所有位，同時遵守1 MSPS的采樣速率。這是對負責從ADC收集數(shù)據(jù)的控制器接口的嚴格限制，既用于生成此類時鐘頻率，也涉及接收器端要實現(xiàn)的時間規(guī)格。LTC2378-20要求的最小SCK信號頻率為64 MHz，這意味著它不能僅與任何通用微控制器或大多數(shù)具有同步串行端口（SPORT）的DSP接口，這些同步串行端口（SPORT）超過僅50 MHz的最大頻率，但Blackfin系列的某些成員除外，例如ADSP-BF533或ADSP-BF561，它們可以達到90 Mbps。因此，人們擔心使用與低抖動時鐘生成電路相關(guān)的大型CPLD或FPGA至關(guān)重要。串行輸出SAR ADC的大多數(shù)數(shù)字接口或多或少具有相同的時序和邏輯信號模式，如圖4所示。至于SDI配置輸入，除了級聯(lián)模式外，它還以低得多的頻率尋求。ADC采樣周期的等效完整周期時間為?

從而定義最大采樣頻率，包括：

其本身受輸出數(shù)據(jù)的讀取速率的限制

圖4.AD4020的時序圖

幸運的是，AD4020的轉(zhuǎn)換時間非常短，為325 ns，采樣速率為1 MSPS，采集時間為675 ns，因此串行數(shù)據(jù)讀取頻率低于33 MHz;與DSP同步串行端口（如SHARC ADSP-21479）的頻率相匹配的頻率;能耗極低。?

LTC2512 和 LTC2500-32 過采樣 SAR 允許用戶在多個轉(zhuǎn)換期間讀出濾波輸出寄存器的內(nèi)容，從而降低了串行數(shù)據(jù)讀取頻率要求。寬帶Σ-Δ型ADC在ADC轉(zhuǎn)換期間不需要接口靜默時間，從而進一步放寬了串行接口時鐘時序。

超低功耗多通道采集系統(tǒng)

出于能耗、精度和工作模式選擇靈活性的原因，以及出于商業(yè)原因，在這些領(lǐng)域不能考慮基于 FPGA 的解決方案。僅保留DSP浮點處理器來處理這些20位ADC的串行輸出并實現(xiàn)優(yōu)化的抽取濾波器。

如今，有許多數(shù)據(jù)采集系統(tǒng)能夠在大量通道上同時采樣。這意味著許多ADC并行運行，同時由同一控制器控制，該控制器還具有收集數(shù)據(jù)并將其存儲在存儲器中以供后續(xù)分析的任務(wù)。

圍繞SAR ADC構(gòu)建的系統(tǒng)與SHARC ADSP-21479的功能相關(guān)，或者其快速ADSP-21469或ADSP-21489版本之一，時鐘頻率為450 MHz，不僅可以想象，而且在性能、開發(fā)時間、能耗和緊湊性方面是最相關(guān)的。這些處理器具有支持 8 個模數(shù)數(shù)字化通道所需的所有功能和外設(shè)，從同步串行接口到生成不同的時鐘信號和觸發(fā)轉(zhuǎn)換。在所有SHARC處理器中，ADSP-21479是唯一采用低漏電、65 nm CMOS工藝制造的32位/40位浮點DSP，其優(yōu)點是大大降低了泄漏或靜態(tài)電流，結(jié)溫的演變幾乎呈指數(shù)級增長。動態(tài)電流是處理器及其外設(shè)的頻率和活動的函數(shù)，也低于標準或快速CMOS制造工藝的動態(tài)電流。另一方面，與傳統(tǒng)版本相比，最大CPU頻率降低了約30%至40%，但在很大程度上足以滿足此類應(yīng)用程序的需求。

ADSP-21479具有許多外設(shè)，包括一個稱為串行輸入端口（SIP）的特殊模塊，該模塊能夠同時接收來自8個外部串行端口發(fā)送器的流，與時鐘和同步信號同步工作。事實上，可以將8個類似于AD4020的ADC直接連接到此接口，從而連接到處理器。如圖5所示，8個通道有自己的IDP_SCK時鐘，IDP_FS同步，IDP_DAT輸入信號，其數(shù)據(jù)一旦解串，就會自動多路復(fù)用到32位、8字FIFO存儲器中，然后通過64位DMA數(shù)據(jù)包或CPU執(zhí)行的讀取傳輸?shù)絊HARC內(nèi)部RAM。在 DMA 傳輸操作中，SIP 由在自動乒乓模式下運行的雙索引 DMA 通道提供服務(wù)。此外，ADSP-21479還具有四個精密時鐘發(fā)生器（低抖動）或PCG，能夠從內(nèi)部或外部源（TCXO）生成獨立的時鐘和同步信號對。這些激勵的頻率、周期、脈沖寬度和相位通過編程20位內(nèi)分頻器獲得。每個PCGx發(fā)生單元提供一對由AD4020轉(zhuǎn)換器共享的CLK/FS信號，但在轉(zhuǎn)換階段時鐘必須保持靜音，這說明存在一個邏輯門，該邏輯門將IDP_FS和IDP_SCK信號組合在一起以創(chuàng)建SCK時鐘。圖5中的時間圖顯示，一旦轉(zhuǎn)換時間tconv過去，必須盡快讀取當前樣本的20位，即以33.3 MHz的速率讀取，以保持采樣頻率中的1 MSPS神奇屏障。大約600 ns后，數(shù)據(jù)被傳輸?shù)狡渲幸粋€SIP緩沖器，可以使用IDP_FS或CNV信號啟動新的轉(zhuǎn)換周期，以觸發(fā)AD4020的新轉(zhuǎn)換。后者的最大轉(zhuǎn)換時間為325 ns，對應(yīng)于CNV信號的脈沖寬度，即12 IDP_SCK時鐘周期或360 ns?？傊鐖D5的時序圖所示，一個完整的掃描周期需要32個IDP_SCK信號周期，即總共960 ns，最大采樣速率為1.040 MSPS。

圖 5.使用反序列化和 DMA 傳輸?shù)?DSP 內(nèi)部 RAM，將 8 個 20 位 1 MSPS SAR ADC 連接到 SHARC DSP。

同樣，ADC LTC2378-20也可以與ADSP-21489相關(guān)聯(lián)，因為它能夠在高達50 MHz的更高外設(shè)時鐘頻率的時鐘下工作，在這種情況下，采樣速率為900 kSPS，如表1所示。不幸的是，靜態(tài)電源電流（I丁特），或后者的泄漏遠高于動態(tài)電流，這使得這種配置的總功耗超過可用瓦數(shù)，高得令人無法接受。

抽取濾波

假設(shè)這些轉(zhuǎn)換器在過采樣模式下使用，則有必要提供針對目標頻段量身定制的抽取濾波器，滿足上述性能要求，從而最大限度地減少對DSP在所需計算能力和能耗方面的影響。目前，改變采樣率的過程已成為標準的數(shù)字信號處理操作，這些操作使用插值器和數(shù)字抽取器執(zhí)行。出于相位響應(yīng)線性的原因，低通抽取濾波器使用有限脈沖響應(yīng)（FIR）拓撲，并且可以根據(jù)所尋求的效率程度使用不同的拓撲：

用于抽取的直接或優(yōu)化的FIR濾波器

級聯(lián)多速率FIR濾波器（半波段）

多相遠紅外濾波器

無論是FIR還是IIR類型的多相濾波器，都是抽取或插值濾波器最有效的實現(xiàn)之一。然而，數(shù)字處理的正統(tǒng)觀念要求在抽取之前進行濾波。根據(jù)這一假設(shè)，1/M抽取濾波器由一個低通濾波器和一個采樣頻率降低級組成（圖6a）。事先對信號進行濾波以避免頻譜混疊，然后以M – 1的速率周期性地消除樣本。然而，直接實現(xiàn)這些傳統(tǒng)FIR或其他結(jié)構(gòu)的抽取濾波器是浪費資源，因為因為拒絕的樣本是由幾十甚至數(shù)百個乘法累積（MAC）產(chǎn)生的。使用分解為幾組濾波器或針對抽取優(yōu)化的濾波器的多相濾波器，可以基于某些特性（如圖6b所示）生產(chǎn)高效濾波器。

圖6.傳統(tǒng)的抽取濾波器和抽取濾波器采用多相方法。

SHARC ADSP-21479采用專用于FIR濾波的SIMD架構(gòu)和硬件加速器，以及針對數(shù)字信號處理優(yōu)化的指令集，特別適合實現(xiàn)這些類型的濾波器。每個SHARC處理元件都有一個32/40位乘法器累加器，能夠以266 MHz的CPU頻率每秒提供533個定點或浮點MAC。但是，對于某些具有明顯延遲（房間均衡或聲音效果）的應(yīng)用，需要提高計算能力才能將內(nèi)核從密集和持續(xù)的乘法運算中解放出來，例如 FIR、IIR 或 FFT 濾波，這些任務(wù)由專用硬件加速器執(zhí)行。因此，用戶將完全自由地利用CPU來計算更復(fù)雜的算法，這些算法需要完全復(fù)雜的指令集。專用于FIR濾波的加速器具有自己的本地存儲器，用于存儲數(shù)據(jù)和系數(shù)，并具有以下特征：

它支持 IEEE-754 定點或浮點 32 位算術(shù)格式

它有四個并行運行的乘法累加單元

它可以在單速率或多速率處理模式（抽取或插值）下運行

它可以在簡單的迭代中處理多達 32 個 FIR 濾波器，總共 1024 個系數(shù)

ADSP-21479的加速器以系統(tǒng)時鐘或PCLK外設(shè)的速率計時，是CPUCCLK時鐘頻率的一半;即 133 MHz。這導(dǎo)致總計算能力為每秒 533 個 MAC。加速器不要求執(zhí)行指令;其操作由特定寄存器的配置決定，并且完全依賴于DMA傳輸在內(nèi)部和/或外部存儲器之間移動數(shù)據(jù)。

顯然，該加速器將以優(yōu)化的方式執(zhí)行多速率濾波器（插值或抽取）的實現(xiàn)。由于簡單的抽取濾波器僅為M輸入信號提供一個輸出結(jié)果，因此輸出速率比輸入速率低1/M倍。由于需要內(nèi)存指針的數(shù)量，多相濾波器組的實施起來很復(fù)雜，無需訴諸復(fù)雜的多相濾波器組，這種優(yōu)化的FIR濾波器組的實現(xiàn)只是利用了M-1個樣本的輸出來避免進行這些計算，并且只計算產(chǎn)生有用樣本的數(shù)據(jù)。這消除了浪費，因此，操作數(shù)量以 M – 1 的比率（即本例中的 15 次）減少，從而大大節(jié)省了 CPU 周期。然而，對于這樣的抽取比和較短的計算窗口，加速器不如具有兩個計算單元的內(nèi)核有效，并且會受到從一個濾波器到另一個濾波器的通道期間其DMA通道被重新編程的不利影響。在SISD模式下由單個計算單元實現(xiàn)時，這種濾波器在CCLK周期數(shù)方面的成本表示為：

N 是濾波器的系數(shù)數(shù)，M 是抽取比。

對于FIR濾波器（源到匯編器21k），對于FIR濾波器（源到匯編器21k）的實現(xiàn)相當于大約150個周期，對應(yīng)于頻帶（0 kHz至24 kHz）中±0.00001 dB的紋波規(guī)格，對于62，500 SPS的采樣率，帶外衰減為–130 dB。該濾波器具有 97 個系數(shù)（以 32 位 FP IEEE-754 格式量化），其響應(yīng)如圖 7 所示，使用 MATLAB? 濾波器設(shè)計器。對于連接的SIP或ADC的每個活動通道，在DMA中斷發(fā)生時，以此采樣頻率的速率重復(fù)此操作。

圖7.抽取濾波器的濾波器響應(yīng)。

對于實時和DSP負載，濾波操作以62.5 kSPS的頻率重復(fù)，代表9，375，053個CCLK周期，而8個ADC轉(zhuǎn)換通道的濾波操作略多于8倍，因為每個濾波器的存儲器指針值都保存和恢復(fù)，存儲在SHARC數(shù)據(jù)地址生成器中。這意味著每秒 8000 萬個執(zhí)行周期，或在 SISD 模式下 SHARC DSP 的執(zhí)行周期為 80 MIPS，在 SIMD 模式下為一半，兩個處理元素并行運行。根據(jù)上述模式，這八個抽取器FIR濾波器的執(zhí)行占用了時鐘頻率為266 MHz的ADSP-21479，速率分別為30%和15%。

最后，能源消耗

雖然轉(zhuǎn)換器的能耗可以根據(jù)其規(guī)格輕松準確地進行評估，但處理器的能耗更加困難，因為輸入該消耗方程的參數(shù)數(shù)量以及根據(jù)實時約束和操作模式的巨大可變性。無需詳細介紹，讀者可以在與估算ADSP-214xx和ADSP-21479處理器各種組件的能耗相關(guān)的技術(shù)筆記中輕松找到，其中考慮了功能模塊的活動、靜態(tài)電流的結(jié)溫、電源電壓值、使用的輸入輸出引腳數(shù)量， 各種外部頻率和容性負載。根據(jù)圖5的功能描述，給出了DSP和ADC的幾種組合，對應(yīng)于此類抽取濾波應(yīng)用的DSP活動的能量消耗。這些具有四個或八個ADC的相關(guān)DSP變體是根據(jù)功能容量、足夠輸入/輸出的數(shù)量、處理器的計算能力以及ADC的整體性能建立的。由于靜態(tài)電流非常低，圍繞ADSP-21479及其8個SAR ADC集群構(gòu)建的解決方案能耗最低，同時在濾波算法和其他數(shù)字功能選擇方面提供了完全的自由度，整體性能充其量是出色的。

這個多通道數(shù)據(jù)采集系統(tǒng)（DAQ）示例還表明，使用FPGA并不是處理數(shù)字信號處理任務(wù)所必需的，浮點DSP更適合高精度SAR ADC，特別是當功耗是一個熱點問題時。