同步數(shù)據(jù)轉(zhuǎn)換器陣列的采樣時(shí)鐘

作者：Altug Oz and Kazim Peker

從通信基礎(chǔ)設(shè)施到儀器儀表的各種應(yīng)用中，對更高系統(tǒng)帶寬和分辨率的要求推動(dòng)了以陣列形式連接多個(gè)數(shù)據(jù)轉(zhuǎn)換器的需求。設(shè)計(jì)人員必須找到低噪聲和高精度解決方案，以使用通用JESD204B串行數(shù)據(jù)轉(zhuǎn)換器接口對大量數(shù)據(jù)轉(zhuǎn)換器進(jìn)行時(shí)鐘和同步。

包含抖動(dòng)衰減功能、內(nèi)部VCO以及大量輸出和許多同步管理功能的時(shí)鐘發(fā)生器件現(xiàn)已上市，以解決這一系統(tǒng)問題。然而，在許多實(shí)際應(yīng)用中，數(shù)據(jù)轉(zhuǎn)換器陣列中所需的時(shí)鐘數(shù)量超過了從單個(gè)IC元件獲得的可行數(shù)量。設(shè)計(jì)人員經(jīng)常求助于將多個(gè)時(shí)鐘生成和時(shí)鐘分配組件連接在一起，從而創(chuàng)建一個(gè)廣泛的時(shí)鐘樹。

本文提供了一個(gè)真實(shí)的案例研究，說明如何構(gòu)建靈活且可重新編程的時(shí)鐘擴(kuò)展網(wǎng)絡(luò)，該網(wǎng)絡(luò)不僅保持出色的相位噪聲/抖動(dòng)性能，而且還通過確定性控制將所需的同步信息從時(shí)鐘樹的第一個(gè)器件傳遞到最后一個(gè)器件。

介紹

無線通信系統(tǒng)從3G到4G和LTE（以及5G，目前正在規(guī)范討論中）的演進(jìn)一直是高速數(shù)據(jù)轉(zhuǎn)換和同步的關(guān)鍵技術(shù)驅(qū)動(dòng)因素。推高蜂窩基站所需數(shù)據(jù)帶寬的因素多種多樣。主要因素是訂戶數(shù)量的增長，對更豐富的多媒體內(nèi)容的需求以及使用全球蜂窩基礎(chǔ)設(shè)施的機(jī)器對機(jī)器通信的新應(yīng)用。因此，設(shè)計(jì)人員正在尋找新的創(chuàng)新RF收發(fā)器架構(gòu)，這些架構(gòu)具有更高的通道數(shù)，采用有源天線設(shè)計(jì)、大規(guī)模MIMO和高級(jí)波束成形等技術(shù)。具有大量輸入和輸出的系統(tǒng)利用多條傳輸路徑，需要大量的ADC和DAC元件?？紤]到數(shù)據(jù)轉(zhuǎn)換要求的規(guī)模，采樣時(shí)鐘生成和同步成為重大的設(shè)計(jì)挑戰(zhàn)。在復(fù)雜系統(tǒng)中，所需的時(shí)鐘信號(hào)數(shù)量很容易從幾個(gè)增加到數(shù)百個(gè)，如圖1所示。

圖1.帶有時(shí)鐘樹的數(shù)據(jù)轉(zhuǎn)換器系統(tǒng)。

JESD204B標(biāo)準(zhǔn)定義了串行數(shù)據(jù)接口，用于減少寬帶數(shù)據(jù)轉(zhuǎn)換器和其他系統(tǒng)IC之間的數(shù)據(jù)輸入/輸出數(shù)量。數(shù)據(jù)I/O量的減少解決了高速、高位數(shù)數(shù)據(jù)轉(zhuǎn)換器互連的問題。提供具有更少互連的寬帶數(shù)據(jù)轉(zhuǎn)換器的能力簡化了PCB布局，并允許在不影響整體系統(tǒng)性能的情況下實(shí)現(xiàn)更小的外形尺寸。這些改進(jìn)對于解決大多數(shù)應(yīng)用的系統(tǒng)尺寸和成本限制非常重要，包括無線基礎(chǔ)設(shè)施、便攜式儀器、軍事應(yīng)用和醫(yī)療超聲設(shè)備。

系統(tǒng)級(jí)注意事項(xiàng)

在具有大型數(shù)據(jù)轉(zhuǎn)換器陣列的復(fù)雜系統(tǒng)中，要處理的數(shù)據(jù)量不斷增加，需要從天線到處理單元的高SNR（信噪比）鏈路。從時(shí)鐘角度來看，SNR受采樣時(shí)鐘相位噪聲的限制。較差的相位噪聲性能可能會(huì)產(chǎn)生抖動(dòng)并增加EVM（誤差矢量幅度）來降低系統(tǒng)性能，從而嚴(yán)重降低SNR。通常，時(shí)鐘信號(hào)質(zhì)量以抖動(dòng)為單位，抖動(dòng)定義為相位噪聲在設(shè)定的目標(biāo)帶寬上的積分。通常，相位噪聲積分限值為 10 kHz 至 10 MHz。然而，寬帶噪聲也很重要，因?yàn)楦邥r(shí)鐘信號(hào)本底噪聲也會(huì)影響系統(tǒng)的SNR。較差的采樣時(shí)鐘也可能具有雜散信號(hào)成分，這會(huì)降低SFDR（無雜散動(dòng)態(tài)范圍）。最后，在考慮占空比和上升/下降時(shí)間等參數(shù)時(shí)，采樣時(shí)鐘質(zhì)量不僅應(yīng)在頻域中定義，還應(yīng)在時(shí)域中定義。

這些是采樣時(shí)鐘的基本系統(tǒng)要求。然而，在大型數(shù)據(jù)轉(zhuǎn)換器陣列中，當(dāng)不同陣列的時(shí)鐘之間需要同步時(shí)，通道間偏斜成為關(guān)鍵要求。此類系統(tǒng)的性能依賴于同步的數(shù)據(jù)陣列，因此對不同數(shù)據(jù)轉(zhuǎn)換器之間的偏差很敏感。

功耗是另一個(gè)考慮因素。更高的功耗會(huì)降低系統(tǒng)效率，增加溫度和冷卻成本，并可能導(dǎo)致更高的故障率。從商業(yè)角度來看，元件數(shù)量和電路板空間也很重要，應(yīng)該加以控制。

時(shí)鐘樹結(jié)構(gòu)

如前所述，在大規(guī)模系統(tǒng)中，單個(gè)時(shí)鐘IC可能沒有足夠的輸出來驅(qū)動(dòng)所有分支。時(shí)鐘樹拓?fù)淇梢钥朔@個(gè)問題，并能夠同步多個(gè)部件、設(shè)備或多個(gè)系統(tǒng)。時(shí)鐘樹拓?fù)淇驁D如圖2所示。請注意，樹中的每個(gè)級(jí)別都引入了一個(gè)延遲組件，該組件由固定和未確定的部分組成。

圖2.時(shí)鐘樹框圖。

這些延遲可能會(huì)受到外部因素的影響，例如電壓和溫度變化以及特定于器件的工藝變化。這些不準(zhǔn)確性加起來，導(dǎo)致ADC和DAC中可能出現(xiàn)無法忍受的時(shí)序變化，而ADC和DAC需要在高頻下同時(shí)計(jì)時(shí)。當(dāng)今系統(tǒng)所需的高操作頻率決定了嚴(yán)格的設(shè)置和保持時(shí)間。雖然固定延遲可以通過額外的努力來補(bǔ)償，但無法在系統(tǒng)內(nèi)補(bǔ)償不確定的延遲。因此，設(shè)計(jì)人員的目標(biāo)是通過以某種方式控制未確定的延遲元素來最小化或消除它。

除了這些約束之外，樹結(jié)構(gòu)應(yīng)該是靈活的，以便能夠增加分支的數(shù)量并根據(jù)系統(tǒng)需要輕松控制它們。

對齊時(shí)鐘和最小化通道偏斜的一個(gè)共同目標(biāo)是確定性地執(zhí)行此功能，即對所有器件和所有上電序列重復(fù)執(zhí)行此功能。在JESD204B系統(tǒng)中，需要對本地多幀時(shí)鐘（LMFC）進(jìn)行對齊以實(shí)現(xiàn)確定性延遲。該接口要求使用子類 1 （SYSREF） 或子類 2 （SYNC） 定義在發(fā)送和接收設(shè)備上重置和對齊 LMFC。整個(gè)系統(tǒng)中不確定的延遲使得LMFC的對齊更難在1個(gè)LFMC周期內(nèi)實(shí)現(xiàn)。因此，前面提到的具有高精度對準(zhǔn)的時(shí)鐘樹結(jié)構(gòu)將有助于系統(tǒng)設(shè)計(jì)人員實(shí)現(xiàn)LMFC的對準(zhǔn)。

此外，設(shè)計(jì)人員需要確保在每個(gè)數(shù)據(jù)轉(zhuǎn)換器輸入端，SYSREF信號(hào)相對于器件時(shí)鐘的建立和保持時(shí)間是可接受的。如果設(shè)計(jì)使用單個(gè)時(shí)鐘芯片，則滿足建立和保持時(shí)間是確?？紤]適當(dāng)時(shí)序裕量的簡單過程，而在基于簡單時(shí)鐘緩沖器的多器件時(shí)鐘樹結(jié)構(gòu)中，控制建立和保持時(shí)間更具挑戰(zhàn)性。所提出的時(shí)鐘樹結(jié)構(gòu)具有跨不同層的確定性同步，有助于滿足所有層之間所有SYSREF/設(shè)備時(shí)鐘對的建立/保持時(shí)序要求。這種時(shí)鐘樹結(jié)構(gòu)可以滿足同步約束，并在不同層的每個(gè)數(shù)據(jù)轉(zhuǎn)換器上對高速器件時(shí)鐘進(jìn)行相位對齊。

時(shí)鐘樹的設(shè)計(jì)

圖3顯示了一個(gè)四電平時(shí)鐘樹示例，其中使用一個(gè)主時(shí)鐘生成部分（HMC7044）和三級(jí)扇出緩沖器（HMC7043）為采樣板創(chuàng)建多個(gè)同步時(shí)鐘。

圖3.四級(jí)時(shí)鐘樹示例。

一個(gè)HMC7044用作時(shí)鐘樹的根;它是一款具有抖動(dòng)衰減功能的14輸出時(shí)鐘發(fā)生器，支持JESD204B同步。HMC7043器件（14輸出扇出緩沖器）用于分支的每個(gè)級(jí)別。這些器件完全兼容，其編程功能非常相似，這使得匹配器件以及增加或減少時(shí)鐘分配水平變得非常容易，從而增加了系統(tǒng)的靈活性。

可以在時(shí)鐘樹的每一級(jí)的每個(gè)輸出之間完成同步。在該系統(tǒng)中，HMC7044的輸出可以通過SPI命令進(jìn)行相位對齊，或者通過使用SYNC脈沖進(jìn)行更精確的相位對齊。該命令將重置HMC7044的通用SYSREF定時(shí)器，該定時(shí)器控制所有時(shí)鐘的輸出分頻器。所有輸出時(shí)鐘分頻器同時(shí)由 SYSREF 定時(shí)器的命令對齊。從 SYNC 命令到 SYSREF 定時(shí)器的延遲以及開啟和關(guān)閉時(shí)間之間的延遲得到了很好的定義，這提供了輸出之間確定性延遲的同步。此外，任何輸出都可以編程以生成定義數(shù)量的脈沖，以用作系統(tǒng)中的SYSREF脈沖。

時(shí)鐘分配部分HMC7043還包括一個(gè)非常相似的SYSREF定時(shí)器結(jié)構(gòu)。該器件利用射頻同步信號(hào)進(jìn)行對準(zhǔn)。RFSYNC脈沖將啟動(dòng)與HMC7044的SYNC信號(hào)相同的過程，所有輸出將以高精度同步。同樣，輸出可以設(shè)置為脈沖模式，用作SYSREF脈沖。

所提出的時(shí)鐘樹結(jié)構(gòu)基本上使用SYSREF信號(hào)作為下一級(jí)HMC7043的RFSYNC信號(hào)，并在每級(jí)的輸出端保持相位對齊。通過精心的架構(gòu)設(shè)計(jì)，所有這些時(shí)序信號(hào)都是確定性的，提供嚴(yán)格的偏斜控制。此外，每個(gè)器件都包括一個(gè)模擬延遲結(jié)構(gòu)，因此輸出之間的任何偏斜差或任何線路長度不等式都可以在源頭上得到補(bǔ)償。

對于RF系統(tǒng)中使用的復(fù)雜數(shù)據(jù)轉(zhuǎn)換器陣列，由于ADC、DAC、FPGA、本振和混頻器可以以不同的頻率計(jì)時(shí)，因此可能需要不同的頻率。HMC7044和HMC7043均具有內(nèi)置分頻器，可生成多個(gè)頻率。此外，HMC7044具有雙PLL結(jié)構(gòu)和集成VCO，無需額外元件即可生成高頻時(shí)鐘。

常見通信系統(tǒng)的另一個(gè)復(fù)雜性是，大多數(shù)RF前端單元依賴于傳輸/接收模塊的串行接口，這要求數(shù)據(jù)和時(shí)鐘由數(shù)字處理器或FPGA嵌入/解嵌。此過程通常會(huì)產(chǎn)生不需要的參考時(shí)鐘抖動(dòng)，并要求大型RF時(shí)鐘生成和分配器件（如HMC7044）中包含抖動(dòng)衰減能力。

可用于數(shù)據(jù)轉(zhuǎn)換器陣列的緊湊型解決方案如圖4所示。

圖4.四電平時(shí)鐘樹的緊湊型解決方案。

測試結(jié)果

圖5顯示了所有輸出之間的偏斜。黃色和青色線信號(hào)是脈沖 SYSREF 和連續(xù)時(shí)鐘信號(hào)，用于 4千電平輸出，無需額外的延遲調(diào)整即可同步。藍(lán)線信號(hào)是來自HMC7044的連續(xù)SYSREF信號(hào)，通過使用模擬延遲功能，它與4千電平輸出。在本例中，獲得的總偏斜小于 16 ps。

圖5.四電平輸出的時(shí)域響應(yīng)。

四電平時(shí)鐘樹的相位噪聲性能如圖6所示。時(shí)鐘發(fā)生器的相位噪聲也用淺藍(lán)色線表示?？傁辔辉肼曉诟哌_(dá)2 MHz的偏移下不會(huì)下降?？紤]到每個(gè)電平的加性噪聲（附加抖動(dòng)），本底噪聲的下降是不可避免的，在圖中可以觀察到本節(jié)噪聲增加6 dB的情況。HMC7044和HMC7043具有相同的輸出本底噪聲（約–154 dBc/Hz），所有四個(gè)器件的噪聲均降至–148 dBc/Hz，對于大多數(shù)系統(tǒng)來說，這仍然是可接受的水平。

圖6.四電平輸出的頻域響應(yīng)。

2457.6 MHz時(shí)12 kHz至20 MHz的積分噪聲計(jì)算得出的抖動(dòng)均方根為52.7 fs，相對于HMC7044的輸出而言，僅降低了幾fs rms。在幾乎所有實(shí)際系統(tǒng)中，這種性能下降是可以容忍的，但是，如果不能容忍，則最后一級(jí)可以用HMC7044代替HMC7043，從而衰減時(shí)鐘樹本身的任何累積抖動(dòng)。

如前所述，在使用大量數(shù)據(jù)轉(zhuǎn)換器的系統(tǒng)中，功耗成為最關(guān)鍵的問題之一。影響這種時(shí)鐘樹功耗的一個(gè)關(guān)鍵因素是所使用的信令類型。HMC7044和HMC7043的輸出信號(hào)模式可以通過彼此獨(dú)立的軟件控制來改變，從而可以在功耗和驅(qū)動(dòng)強(qiáng)度與頻率之間進(jìn)行權(quán)衡。一般準(zhǔn)則是，在低頻下，LVDS可以以低功耗使用，而在高頻下，LVPECL和CML可提供最佳性能。

結(jié)論

本文中的討論適用于許多不同的系統(tǒng)，這些系統(tǒng)利用分布式大型數(shù)據(jù)轉(zhuǎn)換器陣列，從無線基礎(chǔ)設(shè)施到軍用雷達(dá)，再到測試和測量系統(tǒng)。最近的5G通信系統(tǒng)中提出的更高頻率和更高帶寬的調(diào)制方案建立在多個(gè)RF輸入/輸出接口的當(dāng)前趨勢之上，這需要增加數(shù)據(jù)轉(zhuǎn)換路徑的數(shù)量。此外，在最近的一些5G架構(gòu)提案中，相控陣天線被廣泛討論為節(jié)省功耗和增加輸出容量的一種手段。

相控陣技術(shù)廣泛應(yīng)用于軍事通信系統(tǒng)，不僅需要大量的時(shí)鐘，而且還需要這些時(shí)鐘的精確同步。

大型數(shù)據(jù)轉(zhuǎn)換器陣列的另一個(gè)重要用例是測試和測量系統(tǒng)，其中需要以高采樣率捕獲大量數(shù)據(jù)，盡可能減少噪聲，并同時(shí)進(jìn)行處理。這些系統(tǒng)還需要大量的同步時(shí)鐘。同樣，對于先進(jìn)的醫(yī)學(xué)成像系統(tǒng)，數(shù)據(jù)處理吞吐量很高，并且需要并行數(shù)據(jù)采集路徑的同步操作。

審核編輯：郭婷