集成射頻IC的電源管理

隨著越來越多的構(gòu)建模塊被添加到射頻集成電路（RFIC）中，出現(xiàn)了更多的噪聲耦合源，這使得電源管理變得越來越重要。本文介紹電源噪聲如何影響RFIC的性能。以集成鎖相環(huán)（PLL）和壓控振蕩器（VCO）的正交解調(diào)器ADRF6820為例，但結(jié)果廣泛適用于其他高性能RFIC。

電源噪聲會(huì)降低線性度，因?yàn)樵诮庹{(diào)器中產(chǎn)生混頻產(chǎn)物，并降低PLL/VCO中的相位噪聲。詳細(xì)的功率評(píng)估伴隨著使用低壓差穩(wěn)壓器（LDO）和開關(guān)穩(wěn)壓器的推薦電源設(shè)計(jì)。

ADRF6820具有雙電源和高RF集成度，是討論的理想工具。它使用與正交解調(diào)器ADL5380類似的有源混頻器內(nèi)核，使用與ADRF6720相同的PLL/VCO內(nèi)核，因此所提供的信息可以應(yīng)用于這些元件。此外，電源設(shè)計(jì)可應(yīng)用于需要具有類似功耗的 3.3V 或 5.0V 電源的新設(shè)計(jì)。

ADRF6820正交解調(diào)器和頻率合成器（如圖1所示）非常適合下一代通信系統(tǒng)。這款功能豐富的器件包括一個(gè)高線性度寬帶I/Q解調(diào)器、一個(gè)集成的小數(shù)N分頻PLL和一個(gè)低相位噪聲多核VCO。它還集成了一個(gè) 2：1 RF 開關(guān)、一個(gè)可調(diào)諧 RF 巴倫、一個(gè)可編程 RF 衰減器和兩個(gè) LDO。高度集成的 RFIC 采用 6 mm × 6 mm LFCSP 封裝。

圖1.ADRF6820簡(jiǎn)化框圖。

電源靈敏度

受電源噪聲影響最大的模塊是混頻器內(nèi)核和頻率合成器。耦合到混頻器內(nèi)核的噪聲會(huì)產(chǎn)生不必要的產(chǎn)物，從而降低線性度和動(dòng)態(tài)范圍。這對(duì)于正交解調(diào)器尤其重要，因?yàn)榈皖l混頻產(chǎn)物落在目標(biāo)頻帶內(nèi)。同樣，電源噪聲也會(huì)降低PLL/VCO的相位噪聲。不需要的混頻產(chǎn)物和相位噪聲下降的影響對(duì)于大多數(shù)混頻器和合成器來說很常見，但確切的衰減水平取決于芯片的架構(gòu)和布局。了解這些電源靈敏度有助于實(shí)現(xiàn)更穩(wěn)健的電源設(shè)計(jì)，從而優(yōu)化性能和效率。

正交解調(diào)器靈敏度

ADRF6820采用雙平衡吉爾伯特單元有源混頻器內(nèi)核，如圖2所示。雙平衡意味著LO和RF端口均由差分驅(qū)動(dòng)。

圖2.吉爾伯特電池雙平衡有源混合器。

濾波器抑制高次諧波后，產(chǎn)生的混頻器輸出是RF和LO輸入的和和差。差分項(xiàng)，也稱為IF頻率，位于目標(biāo)頻帶內(nèi)，是所需的信號(hào)。總和項(xiàng)脫離帶外并被過濾。

理想情況下，只有所需的RF和LO信號(hào)提供給混頻器內(nèi)核，但這種情況很少見。電源噪聲會(huì)耦合到混頻器輸入端，表現(xiàn)為混頻雜散。根據(jù)噪聲耦合的來源，混雜雜的相對(duì)幅度可能會(huì)有所不同。圖3顯示了采樣混頻器的輸出頻譜，以及由于電源噪聲耦合，混頻產(chǎn)物可能位于何處。在圖中，CW對(duì)應(yīng)于耦合到電源軌的連續(xù)波或正弦信號(hào)。例如，噪聲可能是來自600 kHz或1.2 MHz開關(guān)穩(wěn)壓器的時(shí)鐘噪聲。電源噪聲會(huì)導(dǎo)致兩個(gè)不同的問題：如果噪聲耦合到混頻器輸出，CW音將出現(xiàn)在輸出端，沒有頻率轉(zhuǎn)換;如果耦合發(fā)生在混頻器輸入端，CW音調(diào)將調(diào)制RF和LO信號(hào)，從而在IF±CW下產(chǎn)生產(chǎn)物。

圖3.帶電源噪聲耦合的采樣混頻器輸出頻譜。

這些混頻產(chǎn)物可能接近所需的IF信號(hào)，因此濾除它們變得困難，動(dòng)態(tài)范圍損失是不可避免的。對(duì)于正交解調(diào)器尤其如此，因?yàn)樗鼈兊幕鶐Ш軓?fù)雜并且以直流為中心。ADRF6820的解調(diào)帶寬范圍為直流至600 MHz。如果噪聲為1.2 MHz的開關(guān)穩(wěn)壓器為混頻器內(nèi)核供電，則在IF±1.2 MHz時(shí)將產(chǎn)生不需要的混頻產(chǎn)物。

頻率合成器靈敏度

本文末尾提供的參考資料提供了有關(guān)電源噪聲如何影響集成PLL和VCO的寶貴信息。這些原則適用于具有相同架構(gòu)的其他設(shè)計(jì)，但不相同的設(shè)計(jì)需要自己的功耗評(píng)估。例如，ADRF6820的VCO電源上的集成LDO比不使用集成LDO的PLL電源具有更高的抗擾度。

ADRF6820 電源域和電流消耗

要設(shè)計(jì)電源管理解決方案，首先檢查RFIC的電源域，以確定哪些RF模塊由哪個(gè)域供電、每個(gè)域的功耗、影響功耗的操作模式以及每個(gè)域的電源抑制。使用此信息，可以收集 RFIC 的靈敏度數(shù)據(jù)。

ADRF6820的主要功能模塊各有各自的電源引腳。兩個(gè)域由 5V 電源供電。VPMX 為混頻器內(nèi)核供電，VPRF 為射頻前端和輸入開關(guān)供電。其余域由 3.3V 電源供電。VPOS_DIG為集成LDO供電，該LDO輸出2.5 V為SPI接口、PLL的Σ-Δ調(diào)制器和頻率合成器的FRAC/INT分頻器供電。VPOS_PLL為PLL電路供電，包括基準(zhǔn)輸入頻率（REFIN）、鑒頻檢波器（PFD）和電荷泵（CP）。VPOS_LO1和VPOS_LO2為L(zhǎng)O路徑供電，包括基帶放大器和直流偏置基準(zhǔn)。VPOS_VCO為另一個(gè)集成LDO供電，該LDO輸出2.8 V為多核VCO供電。該LDO對(duì)于最大限度地降低對(duì)電源噪聲的敏感性非常重要。

ADRF6820可在多種工作模式下進(jìn)行配置。在正常工作模式下，其功耗低于 1.5 mW，LO 為 2850MHz。降低偏置電流可降低功耗和性能。增加混頻器偏置電流會(huì)使混頻器內(nèi)核更加線性，并改善IIP3，但會(huì)降低噪聲系數(shù)并增加功耗。如果噪聲系數(shù)至關(guān)重要，則可以降低混頻器偏置電流，從而降低混頻器內(nèi)核內(nèi)的噪聲并降低功耗。同樣，輸出端的基帶放大器具有可變電流驅(qū)動(dòng)能力，適用于低阻抗輸出負(fù)載。低輸出阻抗負(fù)載需要更高的電流驅(qū)動(dòng)并消耗更多的功率。數(shù)據(jù)手冊(cè)提供了顯示每種工作模式功耗的表格。

測(cè)量程序和結(jié)果

電源軌上的噪聲耦合在CW和IF±CW處產(chǎn)生不需要的音調(diào)。為了模擬這種噪聲耦合，對(duì)每個(gè)電源引腳施加CW音，并測(cè)量所得混頻產(chǎn)物相對(duì)于輸入CW音的幅度。將此測(cè)量值記錄為電源抑制（以dB為單位）。電源抑制隨頻率變化，因此將CW頻率從30 kHz掃描至1 GHz以捕獲行為。目標(biāo)頻帶上的電源抑制決定了是否需要濾波。PSRR 的計(jì)算公式為：

以 dB 為單位的連續(xù) PSRR = 輸入 CW 幅度 （dBm） – 在 I/Q 輸出時(shí)測(cè)量的 CW 饋通 （dBm） （如果± CW） PSRR 以 dB 為單位 = 輸入 CW 幅度 （dBm） – 在 I/Q 輸出 （dBm） （IF + CW） 測(cè)量的 IF ± CW 饋通 （dBm） （IF + CW） 以 dBm 為單位 = （IF – CW）



dBm，因?yàn)閲@載波調(diào)制的 CW 音具有相等的幅度

實(shí)驗(yàn)室設(shè)置

圖 4 顯示了實(shí)驗(yàn)室設(shè)置。將 3.3V 或 5V 直流電源應(yīng)用于網(wǎng)絡(luò)分析儀，以產(chǎn)生偏移為 3.3V 或 5V 的掃描連續(xù)正弦信號(hào)。將此信號(hào)應(yīng)用于 RFIC 上的每個(gè)電源軌。兩個(gè)信號(hào)發(fā)生器提供RF和LO輸入信號(hào)。在頻譜分析儀上測(cè)量輸出。

圖4.ADRF6820 PSRR測(cè)量設(shè)置。

測(cè)量程序

不需要的混頻產(chǎn)物的幅度取決于芯片的電源抑制，以及去耦電容在評(píng)估板上的大小和位置。圖5顯示了在電源引腳上出現(xiàn)0 dB正弦信號(hào)的情況下，輸出端（IF + CW）音調(diào)的幅度。在沒有去耦電容的情況下，不需要的音調(diào)的幅度在–70 dBc和–80 dBc之間。數(shù)據(jù)手冊(cè)建議在電路板頂部與器件相鄰使用100 pF電容，背面使用0.1 μF電容。這些外部去耦電容的諧振如圖所示。16 MHz時(shí)的躍遷是由于0.1 μF電容與1 nH寄生電感的諧振。356 MHz 時(shí)的躍遷是由于 100pF 電容器的諧振與兩個(gè)電容器的 2 nH 寄生電感引起的。500 MHz 時(shí)的躍遷是由于 100pF 電容器與 1nH 寄生電感的諧振。

圖5.去耦電容諧振對(duì)中頻±CW的影響

結(jié)果

在基帶輸出端測(cè)量電源軌上的干擾信號(hào)（CW）和調(diào)制信號(hào)（IF± CW）的幅度。被測(cè)電源軌引入噪聲，而其他電源保持清潔。圖6顯示了在電源引腳上注入0 dB正弦信號(hào)并從30 kHz掃描至1 GHz時(shí)（IF± CW）音調(diào)的幅度。 圖7顯示了從CW音到基帶輸出的饋通。

圖6.（如果±CW）音調(diào)的PSRR

圖7.CW 音調(diào)的 PSRR。

分析

這些圖提供了有關(guān)每個(gè)電源引腳的電源靈敏度的寶貴數(shù)據(jù)。VPOS_PLL具有最差的電源抑制，因此是最敏感的電源節(jié)點(diǎn)。該電源引腳為PLL電路供電，包括基準(zhǔn)輸入頻率、鑒頻檢波器和電荷泵。這些靈敏的功能塊決定了LO信號(hào)的精度和相位性能，因此耦合在它們上的任何噪聲都會(huì)直接傳播到輸出端。

在同樣的推理下，可以說VCO電源也是一個(gè)關(guān)鍵節(jié)點(diǎn)。圖顯示，VPOS_VCO的拒絕率比VPOS_PLL好得多。這是實(shí)際為VCO供電的內(nèi)部LDO的結(jié)果。LDO將VCO與外部引腳上的噪聲隔離開來，并為其提供固定噪聲頻譜密度。PLL電源沒有LDO，使其成為最敏感的電源軌。因此，將其與潛在的噪聲耦合隔離對(duì)于最佳性能至關(guān)重要。

PLL環(huán)路濾波器衰減高CW頻率，因此VPOS_PLL的靈敏度在低頻時(shí)較差，并且隨著頻率從30 kHz掃描到1 GHz而緩慢提高。在較高頻率下，干擾音的幅度會(huì)衰減，注入PLL的功率電平要低得多。因此，VPOS_PLL顯示出比其他電源域更好的高頻電源抑制。環(huán)路濾波器組件配置為20 kHz，如圖8所示。

電源軌（從最敏感到最不敏感）為：VPOS_PLL、VPOS_LO2、VPOS_VCO、VPOS_LO1、VPOS_DIG、VPMX 和 VPRF。

圖8.PLL 環(huán)路濾波器配置為 20kHz 環(huán)路帶寬。

電源設(shè)計(jì)

在充分了解ADRF6820在各種模式下的最大功耗以及每個(gè)電源域的靈敏度后，設(shè)計(jì)了使用開關(guān)穩(wěn)壓器和LDO的電源管理解決方案，以確定兩種電源解決方案的可行性。首先，ADRF6電源軌的5 V電源調(diào)節(jié)至3 V和3.6820 V。圖 9 顯示了用于 VPMX 和 VPRF 的 5V 電源的電源設(shè)計(jì)。ADP7104 CMOS LDO可提供高達(dá)500 mA的負(fù)載電流。ADP2370低靜態(tài)電流降壓開關(guān)穩(wěn)壓器的工作頻率為1.2 MHz或600 kHz。在開關(guān)穩(wěn)壓器輸出端增加了額外的濾波功能，以衰減開關(guān)噪聲。ADP2370可提供高達(dá)800 mA的負(fù)載電流。ADRF6820的5 V電源軌可由ADP7104或ADP2370供電。對(duì)每個(gè)電源引腳施加額外的去耦和濾波。

圖9.5V 電源設(shè)計(jì)。

圖10顯示了3.3 V電源設(shè)計(jì)。源電壓仍為6.0 V，但額外的LDO將源電壓降至中間電壓，然后再進(jìn)一步調(diào)節(jié)至3.3 V。需要額外的級(jí)來降低功率損耗，因?yàn)橹苯诱{(diào)節(jié)至6.3 V的3 V電源將以55%的最大效率運(yùn)行。開關(guān)穩(wěn)壓器路徑不需要中間級(jí)，因?yàn)槠涿}寬調(diào)制（PWM）架構(gòu)可將功率損耗降至最低。

3.3V 設(shè)計(jì)允許進(jìn)行更多實(shí)驗(yàn)。除了通過 LDO 或開關(guān)穩(wěn)壓器為 3.3V 電源軌供電外，VPOS_PLL軌還具有額外的 LDO 選項(xiàng)，VPOS_DIG軌具有可選的隔離 LDO。由于PLL電源最敏感，因此嘗試了三種電源解決方案，每種解決方案具有不同的輸出噪聲：具有151 μV rms輸出噪聲的3.3 V超低噪聲CMOS LDOADP9;ADP7104 3.3 V低噪聲CMOS LDO，輸出噪聲為15 μV rms;以及ADP2370 3.3 V降壓穩(wěn)壓器。我們希望確定仍能保持所需相位噪聲性能的最高電源噪聲水平。最高性能、最低噪聲的LDO是絕對(duì)必要的嗎？

ADP121 3.3 V低噪聲CMOS LDO也在VPOS_DIG電源軌上進(jìn)行了試驗(yàn)，以確定數(shù)字噪聲是否會(huì)影響性能。由于SPI接口接通，數(shù)字電源軌往往比模擬電源噪聲更大。我們想要確定數(shù)字3.3 V電源是否需要自己的LDO，或者是否可以直接耦合到模擬電源。ADP121被選為低成本解決方案。

圖 10.3.3V 電源設(shè)計(jì)。

結(jié)論和電源設(shè)計(jì)建議

對(duì)于最敏感的電源軌VPOS_PLL，低成本ADP151 LDO可實(shí)現(xiàn)與高性能、低噪聲LDOADP7104相同的相位噪聲，如圖11所示。但是，使用ADP2370開關(guān)穩(wěn)壓器時(shí)性能會(huì)下降，如圖12所示。噪聲駝峰是由開關(guān)穩(wěn)壓器引起的，可以在其輸出端看到，如圖13所示。因此，VPOS_PLL可以承受高達(dá)15 μV rms的噪聲，且積分相位噪聲不會(huì)降低，但開關(guān)穩(wěn)壓器不能用于為該引腳供電。使用更高性能、更低噪聲的LDO不會(huì)帶來任何好處。

圖 11.采用ADP151和ADP7104的積分相位噪聲。

圖 12.采用ADP151和ADP2370的積分相位噪聲。

當(dāng)開關(guān)穩(wěn)壓器或LDO為剩余電源軌供電時(shí)，可以保持良好的相位噪聲性能，如圖14所示。5V 電源引腳 VMPX 和 VPRF 均可連接在一起，并使用單電源供電。3.3V 電源引腳（VPOS_LO1、VPOS_LO2和VPOS_VCO）也可以連接在一起，并由單個(gè)電源供電。VPOS_DIG不需要獨(dú)立的LDO，可以連接到模擬3.3 V電源。

圖 13.ADP2370的輸出頻譜。

圖 14.切換器與LDO噪聲系數(shù)

采用6 V源電壓時(shí)，推薦的電源設(shè)計(jì)（如圖15所示）包括7104.5 VADP0和7104.3 V LDO。該解決方案僅使用LDO，因?yàn)樵措妷航咏璧碾娫措妷?。功率效率是可以接受的，因此不需要增加濾波元件和開關(guān)穩(wěn)壓器的成本。

對(duì)于12 V電源，推薦的電源設(shè)計(jì)（如圖16所示）包括兩個(gè)開關(guān)穩(wěn)壓器和一個(gè)LDO。源電壓遠(yuǎn)大于所需的電源電壓，因此開關(guān)穩(wěn)壓器用于提高電源效率。除靈敏VPOS_PLL電源外，所有電源引腳均可來自開關(guān)穩(wěn)壓器。ADP7104或ADP151可用于VPOS_PLL。

圖 15.適用于 6V 源電壓的推薦電源配置。

圖 16.針對(duì) 12V 源電壓的推薦電源設(shè)計(jì)。

審核編輯：郭婷