在DDR存儲器終端電壓電源中增加電壓下降可降低輸出電容

用于產(chǎn)生 DDR 存儲器終止電壓的電源，即使在極端負(fù)載瞬變期間，從最大額定灌電流到最大額定拉電流，也只能承受 40mV 的變化。通常使用昂貴的大型電容器來確保不超過容差帶。但是，通過增加DDR存儲器終端電壓的下降，電源輸出電容可以大大降低。本應(yīng)用筆記說明了使用MAX1917的技術(shù)。

DDR 內(nèi)存的終止電壓電源需要跟蹤 DDR 內(nèi)存電源電壓 VDDQ，并且需要源出和吸收負(fù)載電流。在極端負(fù)載瞬變期間，從最大額定灌電流到最大額定拉電流，其最大電壓偏差不應(yīng)超過40mV。

MAX1917采用快速PWM控制架構(gòu)，在一個(gè)開關(guān)周期內(nèi)響應(yīng)階躍負(fù)載變化，從而減少對輸出電容的要求。通過在設(shè)計(jì)中增加有意的電壓下降，可以進(jìn)一步降低輸出電容，而不會損失瞬態(tài)性能。

例如，在 1.25V/7A 終端 VTT 電源中，輸出電容的選擇應(yīng)使 ESR 小于：

輸出端的 560 個(gè) 4μF/270V OSCAN 電容器、2 個(gè) 5μF/150.4V SPCAP 或 270 個(gè) 2μF/2V POSCAP 可滿足此 ESR 要求。出于空間考慮，選擇了5個(gè)35μF/7V SPCAP，總ESR為7.7mΩ。這在 -1A 至 <>A 至 -<>A 的階躍負(fù)載變化期間產(chǎn)生 <>mV 的最大電壓偏差，不包括輸出紋波電壓。圖 <> 顯示了 VTT 終端電壓電源的原理圖。

圖1.1.25V/7A VTT 電源原理圖

圖2顯示了階躍負(fù)載瞬變期間VTT和輸出電流的波形。從該圖中可以明顯看出，最大電壓偏差小于40mV。從圖2中還可以清楚地看出，峰值電壓過沖或下沖在負(fù)載瞬態(tài)結(jié)束后立即結(jié)束，表明環(huán)路響應(yīng)非常快。

圖2.階躍負(fù)載瞬變期間的VTT和負(fù)載電流波形。

當(dāng)使用下垂方法時(shí)，所需的ESR可以加倍，即先前計(jì)算的5mΩ。最大抗下垂電阻由下式給出

其中 V負(fù)荷是負(fù)載調(diào)整率，約為1mV/A，包括走線電阻，V。脈動是輸出紋波電壓。考慮到一定的設(shè)計(jì)裕量，選擇2mΩ電阻R3，如圖3所示。此外，使用四個(gè)SPCAP而不是三個(gè)設(shè)計(jì)裕量，但與圖2相比，需要的電容減少了1個(gè)。圖4顯示了相同負(fù)載瞬態(tài)響應(yīng)下的VTT電壓和負(fù)載電流波形。最大電壓偏差完全在80mV電壓范圍內(nèi)。總之，增加輸出壓降會進(jìn)一步降低所需的輸出電容，從而降低系統(tǒng)總成本。

圖3.帶輸出下垂的VTT電源原理圖。

圖4.負(fù)載瞬態(tài)期間的VTT和負(fù)載電流波形，輸出下降。

審核編輯：郭婷