數(shù)據(jù)中心黃金CP，讓數(shù)據(jù)傳輸速度拉滿
數(shù)據(jù)量在不斷增加，人們對速度的需求也越來越高，芯片如今要處理的工作量也是以前無法想象的。目前，在先進的通信系統(tǒng)中，比如汽車在線升級（OTA）、語音控制的智能電子產品、天氣監(jiān)測或是疫情追蹤等領域，它們的系統(tǒng)組件被要求必須要保持高效且高速的數(shù)據(jù)傳輸，這樣負責存儲和處理大量數(shù)據(jù)的數(shù)據(jù)中心才能夠及時對數(shù)據(jù)進行處理并生成可靠見解。 那么確保高質量數(shù)據(jù)傳輸?shù)年P鍵到底是什么？ 是信號完整性（SI）和電源完整性（PI）。本文將詳細介紹高速設計的需求、SI和PI的作用，以及確保有效SI和PI解決方案的三個關鍵要求。
SI和PI為何越來越難滿足？
信號完整性是指發(fā)送的信號能夠以正確的樣式呈現(xiàn)在接收器端，而電源完整性則是指驅動器和接收器中有足夠的電流來發(fā)送和接收信號。保持數(shù)據(jù)和電源“干凈”，同時最大限度地減少串擾、噪聲、抖動和符號間干擾（ISI），能有助于保證電路正確運行。 在高性能系統(tǒng)（包括基于多晶粒架構的系統(tǒng)）中，封裝、基板、PCB和背板之間的互連都需要進行信號和電源完整性質量評估，否則會有發(fā)生故障的風險。理想情況下，可以通過流片前的分析來檢測出所有問題。但在設計芯片的實際項目中，如果等到點亮階段才發(fā)現(xiàn)SI和PI問題，就為時已晚了。 如今數(shù)據(jù)速率越來越快，協(xié)議也越來越復雜，這使得符合SI和PI的設計要求也變得更為困難。以DDR存儲器為例，每一代產品的數(shù)據(jù)傳輸速率都在不斷提高，隨之出現(xiàn)了更新更復雜的均衡測量方法。DDR5就要求提供測試抖動靈敏度、電壓靈敏度、壓力眼圖測試和環(huán)回輸出時序等參數(shù)，以符合相關標準。 要克服這些挑戰(zhàn)，就需要更智能、更自動化的芯片設計工具以及信號和電源完整性分析工具。例如，開發(fā)者可以使用信號和電源完整性工具來在早期仿真階段發(fā)現(xiàn)系統(tǒng)設計問題，從而將因SI和PI不足導致芯片缺陷的風險降至最低。有效SI和PI解決方案的
三個關鍵要求
信號和電源完整性EDA解決方案有助于確保準確而完整地高速傳輸數(shù)據(jù)。在芯片開發(fā)者測試高速接口I/O時，或是PCB開發(fā)者在評估PCB上的通道能否既能保持數(shù)據(jù)完整又能高效傳輸數(shù)據(jù)時，這類解決方案都非常重要。在這兩類情況下，開發(fā)者都必須在確保信號質量的同時，還要在仿真期間解決數(shù)據(jù)速率提高而導致信號衰減引發(fā)的潛在問題。這些潛在問題可能包括：
-
因靠近相鄰線路而導致的串擾和ISI
-
因阻抗失配、占空比失真和非線性緩沖器引起的抖動而導致的反射和反饋
-
電源不理想而導致的電壓的電平反彈，進而在系統(tǒng)中產生的噪聲和抖動
- 該解決方案應提供一套完整的端到端SI和PI流程，以及具有硅精度的黃金仿真器，用于全面分析。
- 端到端流程應包括用于查看、探測和處理大量SI和PI仿真數(shù)據(jù)的分析環(huán)境。
- 此外，該解決方案還應擴展到日益普及的2.5D和3D多晶粒系統(tǒng)。
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原文標題：數(shù)據(jù)中心黃金CP，讓數(shù)據(jù)傳輸速度拉滿
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