信號完整性之反射(四)

10 傳輸線中某一段傳輸線寬度和阻抗變化對反射的影響

現(xiàn)在的芯片管腳越來越多，管腳間距越來越小。有些走線即使想做阻抗控制，也受限于芯片管腳數(shù)和管腳間距，在芯片下方走線不得不變窄。當(dāng)這些走線從芯片下方走出來后，寬度又會恢復(fù)到阻抗要求的值。如下圖所示，黃色部分的走線是在SOC下方(紅框中)走過，線寬比較窄。走出SOC之后(紅框外面)，走線變粗。在走線寬度變化點(diǎn)，就是阻抗突變點(diǎn)。

走線變窄，阻抗變大。走線變寬，阻抗變小。

問題來了，多長的線段、多大的阻抗變化會造成信號完整性問題呢?針對這個問題，有三個因素影響信號完整性，這段阻抗突變走線的長度、阻抗突變的阻抗值、傳輸在這段走線上的信號上升時間。

(一)傳輸線阻抗偏差(阻抗突變)對信號的影響

上一篇提到過，希望反射信號(噪聲)要小于電壓擺幅5%。想達(dá)到這個目的，就需要保證傳輸線特性阻抗變化率小于10%。這也是為什么很多芯片的design guide中要求高速信號阻抗控制的公差是±10%的原因。

如下仿真電路，在源端和負(fù)載端之間有兩段串聯(lián)的傳輸線組成，即TL2和TL1。TL2類似上圖中在芯片下方寬度較窄的走線。TL1類似紅框外面，正常寬度(50R阻抗控制)的走線。通過仿真，調(diào)整TL2的阻抗，看看TL2的阻抗突變對信號有什么影響。首先將TL2的阻抗控制在50R±10%

本仿真電路中，電壓標(biāo)準(zhǔn)擺幅是1.35V(因?yàn)槭荓PDDR3)，那么電壓擺幅的±5%分別為

上限：1.35+1.35x5%=1.4175V

下限：1.35-1.35x5%=1.2825V

即信號振蕩(包括振鈴)不超過這兩個限值即可。

如下為TL2傳輸線阻抗分別設(shè)置為55R，50R和45R時的仿真結(jié)果。可以看到TL2傳輸線阻抗控制在±10%時，雖然有振蕩，仿真結(jié)果顯示的電壓擺幅都在1.35V的±5%之內(nèi)。

接下來，如下圖，將TL2傳輸線阻抗調(diào)大到50R±15%。

可以看到TL2傳輸線阻抗為57.5R或者42.5R時，信號擺幅已經(jīng)很接近1.35±5%的限值?？紤]到實(shí)際的PCB生產(chǎn)中，實(shí)物并非如理論那般精確(例如理論上一條導(dǎo)線是根長方體，即上下一樣寬。實(shí)際PCB生產(chǎn)時，一條導(dǎo)線的上邊比下邊窄，是一種梯形體)。實(shí)際信號擺幅很有可能會超過5%的限值。因此阻抗控制在Z0±10%之內(nèi)，是我們在設(shè)計中要遵守的一個規(guī)則。

(二)有阻抗偏差的傳輸線長度對信號的影響

阻抗突變線(本文開頭那張圖，紅色框中芯片下方，寬度變窄的走線)越短，反射對信號完整性的影響越小。那么問題是，這段走線多短，才不會影響信號完整性呢。和上一篇中提到的結(jié)果一樣，當(dāng)時延小于上升時間的20%時，反射幾乎看不見。當(dāng)時延超過上升時間的20%時，振鈴就會明顯了。因此當(dāng)時延TD>Tr x 20%時，這段阻抗突變線對信號完整性的影響就比較大了。

例如某信號的上升時間是Tr(ns)，某段走線的長度時L(in)，因?yàn)獒槍R4的走線，信號速度是6in/ns，信號延遲是TD，因此

經(jīng)驗(yàn)結(jié)論是：即當(dāng)走線長度L大于1.2倍的Tr時，這段走線會影響信號完整性。當(dāng)走線長度L小于1.2倍的Tr時，這段走線對信號完整性的影響比較小。

如下是電路仿真，設(shè)置信號頻率是200MHz

首先測量信號的上升時間(注：有些芯片的IBIS模型中會給出上升時間)。我使用的這顆芯片，是仿真軟件自帶的IBIS模型。在其中沒有找到相關(guān)參數(shù)，因此我試著自己測量它的上升時間。按照10%~90%的電壓振幅，測量上升時間如下圖大約在195ps，即0.195ns

按照經(jīng)驗(yàn)公式，當(dāng)TL2的長度L>信號上升時間的1.2倍時，即當(dāng)TL2的長度達(dá)到0.234in時，這段阻抗突變的走線就會影響信號質(zhì)量了。

本次仿真信號上升時間Tr=0.195ns，Tr的1.x倍如下：

Tr x 1=0.195

Tr x 1.1=0.214

Tr x 1.2=0.234

Tr x 1.3=0.253

設(shè)計仿真電路，調(diào)整TL2的長度，分別為0.195/0.214/0.234/0.253in，看看結(jié)果是什么。

仿真結(jié)果如下：

按照要求，按照電壓擺幅不能超過5%，

上限：1.35+1.35x5%=1.4175V

下限：1.35-1.35x5%=1.2825V

當(dāng)TL2的長度是Tr上升時間的1.2倍時，仿真波形的電壓擺幅已經(jīng)很接近極限值。當(dāng)TL2的長度是Tr上升時間的1.3倍時，仿真波形的電壓擺幅超過極限值。

本文結(jié)論：因此針對本文的話題，傳輸線中某一段走線阻抗突變了，為了使這段阻抗突變走線不至于影響信號質(zhì)量，需要：

(1)阻抗突變控制在目標(biāo)阻抗的±10%以內(nèi)

(2)阻抗突變的走線長度不超過信號上升時間的1.2倍，最好是阻抗突變的走線長度不超過信號上升時間的1倍。此處走線長度單位是in，信號上升時間單位是ns。

注：就我的理解(不一定準(zhǔn)確)，以上兩個條件滿足其中任何一個，都對信號質(zhì)量有好的改善。當(dāng)然兩個都做到最好。