FPGA原型平臺(tái)速度的影響因素

FPGA與FPGA之間互連對(duì)信號(hào)延遲的影響，兩片F(xiàn)PGA的IO之間每一個(gè)額外的過(guò)渡，例如連接器、焊點(diǎn)甚至板內(nèi)通孔，都會(huì)增加一些阻抗，從而降低信號(hào)質(zhì)量，并增加信號(hào)之間串?dāng)_的概率。然而，經(jīng)過(guò)仔細(xì)分析，發(fā)現(xiàn)這并不是一個(gè)想象中的大問(wèn)題。主要矛盾是FPGA互連線的影響。比如，我們可以以如下圖所示的三種連接模型方式表示：

路徑延遲由上圖所示的表達(dá)式給出。每個(gè)互連方法的共同點(diǎn)是延遲分量，它是所有片內(nèi)延遲和片內(nèi)/片外延遲的總和，每個(gè)變量的意義如下表示為：

三種連接方式，除了Delay onborad這個(gè)時(shí)間不盡相同，其他時(shí)間是一樣的，都是板間的各種連線以及器件的延遲之和，所以決定性因素還在于Delay onbaord時(shí)間，Direct Connection是最快的，Cable線互連和Switch連接方式的延遲會(huì)更長(zhǎng)一些。當(dāng)然，取決于FPGA原型驗(yàn)證供應(yīng)商的PCB能力如何。因?yàn)镃able線的延遲大家基本都會(huì)選擇專業(yè)的做線纜的公司提供的線纜。這么看來(lái)，站在不同的角度來(lái)看，這個(gè)速率的影響因素就各不相同了，如果你是FPGA供應(yīng)商，那么提升自身PCB設(shè)計(jì)能力是基礎(chǔ)，選擇Cable是另一個(gè)方面。如果你是SoC供應(yīng)商，那么，不同廠商的不同連接方式都需要考慮。

除了以上因素，還有其他RTL設(shè)計(jì)相關(guān)相關(guān)因素：

1. SoC設(shè)計(jì)中RTL的風(fēng)格以及如何有效地將其映射到FPGA中

2. 設(shè)計(jì)中互連的復(fù)雜性，尤其是總線

3. 使用沒(méi)有FPGA等效的IP塊

4. 每個(gè)FPGA的資源利用率（50%左右是合理的）

5. FPGA之間互連的信號(hào)復(fù)用比（TDM比）

6. 將快速I(mǎi)O數(shù)據(jù)導(dǎo)入FPGA核心的速度

在典型的設(shè)計(jì)中，F(xiàn)PGA交換互連的IO之間信號(hào)的傳播延遲時(shí)間不太容易預(yù)測(cè)，因?yàn)闉榱寺酚烧麄€(gè)設(shè)計(jì)，一些信號(hào)必須通過(guò)多個(gè)轉(zhuǎn)換元件。平均來(lái)說(shuō)，有兩次轉(zhuǎn)換的遍歷，但在非常大的設(shè)計(jì)的極端情況下，這可能高達(dá)八次，可能該設(shè)計(jì)被劃分為多達(dá)20個(gè)FPGA設(shè)備。為了確保關(guān)鍵路徑穿過(guò)盡可能少的轉(zhuǎn)換電路，F(xiàn)PGA原型驗(yàn)證系統(tǒng)供應(yīng)商必須開(kāi)發(fā)并支持布線優(yōu)化工具。此外，如果此布線任務(wù)可以在相關(guān)工程師的控制下進(jìn)行，則工具的選項(xiàng)將變得非常廣泛。這種并發(fā)分區(qū)和布線工具將在基于交換互連的系統(tǒng)上提供最佳結(jié)果，因此我們?cè)俅慰吹搅藶榘逄峁?fù)雜支持工具的好處。

PCB電路板設(shè)計(jì)和布局的質(zhì)量也是關(guān)鍵

整個(gè)FPGA原型驗(yàn)證工作中，讓設(shè)計(jì)以非常高的速度運(yùn)行是一項(xiàng)重要的任務(wù)，因?yàn)橐罱咏鎸?shí)的模擬未來(lái)芯片的工作場(chǎng)景。因此必須能夠依靠FPGA的硬件電路板每次都能達(dá)到最高速率規(guī)格。如果FPGA原型驗(yàn)證供應(yīng)商交付的產(chǎn)品在硬件性能上有明顯差異或批次之間或同一批次中的電路板之間存在延遲，則表明硬件電路板設(shè)計(jì)質(zhì)量不高。

例如，對(duì)于以100MHz以上的速度運(yùn)行的接口（如PCIe或DDR3等接口的本地操作所需），該接口必須在其FPGA上具有快速引腳以及PCB本身的穩(wěn)健設(shè)計(jì)和布局。要做到這一點(diǎn)，特別是使用最新的高引腳數(shù)FPGA，需要具有非常多層的復(fù)雜電路板設(shè)計(jì)。例如，很少有電路板供應(yīng)商能夠設(shè)計(jì)和建造40層電路板。本身必須做到長(zhǎng)度和阻抗匹配，以允許遠(yuǎn)程同步點(diǎn)之間的差分信號(hào)和延遲匹配。當(dāng)在多個(gè)FPGA之間劃分任何給定設(shè)計(jì)時(shí)，這將允許更大的自由度。

對(duì)高質(zhì)量可再現(xiàn)板性能的需求尤其適用于時(shí)鐘和重置網(wǎng)絡(luò)，其不僅必須足夠靈活以允許各種時(shí)鐘源和速率，而且還必須在分布式時(shí)鐘網(wǎng)絡(luò)的每個(gè)點(diǎn)提供良好的時(shí)鐘信號(hào)。

電源也是設(shè)計(jì)的關(guān)鍵部分，初級(jí)FPGA核心和IO電壓軌引腳的低阻抗、高電流路徑是特別是在每個(gè)時(shí)鐘周期在FPGA之間切換許多信號(hào)的設(shè)計(jì)上。

第一次檢查時(shí)，使用相同F(xiàn)PGA的兩個(gè)電路板似乎提供了大致相同的速度和質(zhì)量，但利用原始FPGA性能以及可靠的硬件電路板。例如，甚至必須監(jiān)測(cè)和控制設(shè)備溫度，以保持可靠性并在電路板允許的范圍內(nèi)實(shí)現(xiàn)可能的最高性能。

信號(hào)復(fù)用的支持

時(shí)分復(fù)用（TDM）的概念及其在FPGA之間增加有效IO的能力是很好理解的，不難看出兩個(gè)或多個(gè)信號(hào)如何在FPGA引腳之間共享相同的互連路徑。TDM方法需要FPGA內(nèi)部的多路復(fù)用器和解多路復(fù)用器邏輯，并且需要一種保持兩端同步的方法。還需要以比FPGA內(nèi)部邏輯更高的速率運(yùn)行TDM路徑，并確保到達(dá)多路復(fù)用器或離開(kāi)多路復(fù)用器的信號(hào)都滿足必要的時(shí)序約束。這將是一項(xiàng)手動(dòng)執(zhí)行的復(fù)雜任務(wù)，因此會(huì)開(kāi)發(fā)EDA工具，可以自動(dòng)插入TDM邏輯，分析時(shí)序，甚至選擇用哪些信號(hào)填充多路復(fù)用器。

無(wú)論使用哪種工具，問(wèn)題仍然存在，即使用多路復(fù)用，基于FPGA的原型必須以較低的速度運(yùn)行，或者板載路徑必須能夠以較高的速度運(yùn)行。TDM比為8:1或更高的情況并不罕見(jiàn)，在這種情況下，F(xiàn)PGA內(nèi)部以16MHz運(yùn)行的設(shè)計(jì)必須縮小到2MHz，或者外部信號(hào)必須以128MHz或更高頻率在FPGA之間傳播，或者在這兩個(gè)極端之間進(jìn)行某種妥協(xié)。由于某些基于FPGA的原型需要高復(fù)用率，TDM路徑的運(yùn)行速度可能會(huì)限制總體性能。因此，板之間的良好區(qū)別在于它們能夠以高速和良好的可靠性運(yùn)行外部信號(hào)；有噪聲的板將可能在TDM流中引入毛刺，并擾亂其兩端之間的同步。

除了簡(jiǎn)單的TDM之外，還可以使用現(xiàn)代FPGA引腳的LVDS（低壓差分信號(hào)）功能，以便以高達(dá)1GHz的速度運(yùn)行板載路徑。這種全速要求FPGA之間具有非常好的板級(jí)傳播特性。下圖給出了一個(gè)串行TDM配置的非詳細(xì)示例，該配置允許八個(gè)信號(hào)通過(guò)一對(duì)差分信號(hào)進(jìn)行傳輸。

在800MHz的高傳輸速度和8:1的復(fù)用率下，前面說(shuō)的128MHz速度可以很容易地得到支持，甚至可以提高到64:1的比率，只要電路板足夠好。運(yùn)行高得多的多路復(fù)用器比率的可能性大大提高了FPGA之間的可用連接性。例如，TDM比為64:2（2而不是1，因?yàn)樾枰罘止苣_）可以在運(yùn)行于30MHz或更高的速率。

因此，F(xiàn)PGA板之間的一個(gè)很好的區(qū)別是，它們能夠支持高質(zhì)量的LVDS信號(hào)以實(shí)現(xiàn)更高的整體性能，并為FPGA提供必要的電壓和IO電源以支持LVDS。同樣重要的是，設(shè)計(jì)者以及他們用于劃分的工具必須了解哪些板跡線的長(zhǎng)度將匹配，并且能夠承載高質(zhì)量的差分信號(hào)。一個(gè)好的電路板將提供盡可能多的此類對(duì)，并將提供工具或?qū)嵱贸绦蛑С郑詫⑦@些對(duì)分配給最合適的信號(hào)。