兩全其美：小尺寸FPGA和高性價比的PCB技術(shù)

您的電子設(shè)計空間是否受限？需要進入一個小外殼，但仍然有很多功能？PCB技術(shù)是否值得關(guān)注成本？

是的？好。我們應(yīng)該談?wù)?，所以請繼續(xù)閱讀。

故事始于擁有適合您設(shè)計的低功耗 FPGA。基于Microchip閃存的PolarFire? FPGA就是這種設(shè)備，它通常設(shè)計為在沒有任何散熱器的情況下工作，也可以在高環(huán)境溫度下工作。PolarFire還有一個較老的兄弟，Igloo2和SmartFusion2 FPGA和SoC，低功耗主題也適用。

在本文中，我不會詳細介紹FPGA本身，但會看一下封裝故事。

看看PolarFire的產(chǎn)品表，包裝故事看起來相當(dāng)無害。一些讀者甚至因為0.5毫米的間距尺寸而害羞。

這就是美麗的開始。FCSG325封裝建立在0.5 mm間距上，是的，但是它在球柵陣列上也有幾個空白區(qū)域：

封裝的內(nèi)部區(qū)域填充有用于電源和接地的引腳，外環(huán)是用戶IO和收發(fā)器引腳。這意味著，路由用戶信號僅通過包的一小部分。

放在這個包上并作為示例列出的幾個用例：

1） 所有引腳的通用布局

頂層用于從外環(huán)路由所有 IO，包括映像底部的收發(fā)器。這些信號根本不需要過孔。

底層從中間環(huán)接收信號。由于外圈的布線沒有過孔，因此不存在障礙物，并且可以輕松帶出信號。封裝中間顯示了用于電源的過孔，以及其獨立層的接地。

剩下幾個引腳，需要第三層，信號很少才能路由出去：

這里使用的過孔為0.1 mm，其余布局可以通過0.8 mm間距的典型規(guī)則來實現(xiàn)。不需要埋孔/盲孔。

2） DDR4 帶 32 位數(shù)據(jù)路徑

FCSG325封裝具有兩個針對DDR4存儲器的預(yù)定義建議，允許在FPGA內(nèi)部進行非常快速和簡單的引腳分配。這是靈活性較低的缺點還是好處？顯然是一個好處！為DDR4選擇優(yōu)化的引腳排列而沒有任何擁塞是一個交互過程。使用預(yù)定義的布局將引腳變成SEP（其他人的問題），可以節(jié)省您的層數(shù)，并節(jié)省時間和白發(fā)。

DDR4 接口是根據(jù)此建議進行布局的，并且僅基于兩個信號層進行路由。這兩層包括所有 32 個數(shù)據(jù)和地址/命令行。同樣，這里不必使用埋孔/盲孔。

現(xiàn)在，在某些情況下，由于某些側(cè)面限制，此建議的布局可能不起作用。在您必須偏離建議布局的情況下，Microchip提供付費服務(wù)，以幫助您或通過設(shè)計服務(wù)檢查您的布局。有關(guān)此產(chǎn)品的詳細信息，請訪問我們的網(wǎng)站。

3） 成本優(yōu)化布局

如果僅使用包外環(huán)中的 IO，則可以進行額外的成本優(yōu)化。該圖顯示了在頂層向外路由的幾個獨立接口。這樣可以保持封裝下方的空白空間，并允許使用直徑為0.33 mm的過孔。

放大電源引腳可顯示空閑空白空間中較大的過孔。

在所有用例中，走線寬度為4 MIL / 0.1 mm，走線和焊盤之間的距離為3.1 MIL / 0.08 mm。

此包和其他包的布局建議也在此處和此處在線發(fā)布。

從本質(zhì)上講，這些布局建議對您和您的設(shè)計有什么幫助？這些指針向您展示了如何結(jié)合兩個領(lǐng)域的優(yōu)勢， 小封裝間距和經(jīng)濟高效的 PCB 技術(shù)，并解決您的空間限制.

審核編輯：郭婷