從AMD CPU IO Die演進(jìn)看高速接口IP發(fā)展趨勢

在前文《片內(nèi)封裝級互聯(lián)—奎芯Chiplet D2D 接口技術(shù)》中有提及Chiplet其實(shí)不是新技術(shù)了，FPGA很早的時(shí)候就采用Chiplet技術(shù)，甚至用了3D的封裝，但是這些產(chǎn)品的出貨量比較小，也不具備典型性，直到15，16年AMD ZEN系列處理器出來后，這個(gè)技術(shù)才被廣泛的傳播開來。所以小編今天想從AMD 霄龍?zhí)幚砥鲗ν獍l(fā)布的一些公開信息中，通過分析AMD霄龍?zhí)幚砥鲀?nèi)部Chiplet結(jié)構(gòu)的演變，來看看能有什么新發(fā)現(xiàn)。

Zen是AMD開發(fā)的全新x86處理器核心，是一種微處理器架構(gòu)，采用Zen微架構(gòu)的處理器名氣最大當(dāng)屬霄龍（針對服務(wù)器的平臺）和銳龍（針對桌面的平臺），而從霄龍二代和銳龍三代開始，AMD采用就采用CPU die + IO die 的Chiplet組合方式來擴(kuò)展CPU算力，其中CPU die簡稱CCD(Zen架構(gòu)將以四個(gè)核心為一個(gè)群組，AMD將其稱為“CPU Complex”(CCX)，也就是“CPU復(fù)合體”的意思，每兩個(gè)CCX組合成一個(gè)CCD)，IO die簡稱IOD。

可以看到霄龍3代和2代的核心參數(shù)改變不大，3代CCD和2代的CCD都是采用臺積電7nm的工藝，但是從Zen2架構(gòu)到Zen3架構(gòu)的改變還是蠻大的，比如AMD將原來Zen2 CCX中三級緩存16MB+16MB拆分設(shè)計(jì)改成1個(gè)32MB+，以降低內(nèi)核對三級緩存的訪問延遲。3代霄龍的IOD從2代采用的GF14nm工藝升級到12nm工藝，GF12/14nm應(yīng)該是一個(gè)節(jié)點(diǎn)，12nm是14nm的改良版，能夠獲得更緊湊的面積和更低的功耗，IOD的結(jié)構(gòu)和功能并沒有明顯的改變。

霄龍4代相比3代提升還是很明顯的，首先支持最大核心數(shù)從64核提升到96核，也就是單IOD最多可支持12個(gè)CCD的組合，一共有13個(gè)Chiplet小芯片構(gòu)成。CCD也從臺積電的7nm升級到5nm，IOD的升級尤為明顯，由于GF不再涉足7nm Finfet及更先進(jìn)的工藝，IOD也采用了臺積電的6nm工藝，片上內(nèi)存，PCIe等接口都獲得了極大提升。

圖3：霄龍二代IOD的內(nèi)部照

圖4：霄龍二代IOD的功能框圖

圖3是一個(gè)二代霄龍IOD的內(nèi)部照，IOD擁有 83.4億個(gè)晶體管、416平方毫米，左右兩側(cè)紫色的是分成八組的雙通道DDR4的PHY，總位寬576-bit，最高頻率3200Mhz，緊挨著DDR PHY的標(biāo)注MC的是DDR控制器；中間上下紅色的是支持PCIe Gen4 的SerDes PHY，總計(jì)128條；在旁邊紫色標(biāo)注CCD IFOP PHY的部分則是GMI2接口的PHY，通過AMD Infinity Fabric技術(shù)連接CCD和IOD，可以理解為AMD的D2D的接口。

圖5：Zen 4架構(gòu)下霄龍4代和銳龍7000系列的IOD

IEEE ISSCC 2023國際固態(tài)電路大會上,AMD披露了部分霄龍4代IOD的信息，可以看到臺積電6nm工藝下霄龍4代IOD的面積僅為24.8×15.6＝386.88平方毫米，多支持4個(gè)CCD的情況下面積依舊小于2代的IOD，總計(jì)約110億個(gè)晶體管，晶體管密度提升顯著。同時(shí)這邊還披露了銳龍7000系列的IOD，也是基于6nm工藝，但是桌面應(yīng)用中的核顯集成在IOD中，所以結(jié)構(gòu)上不能簡單的認(rèn)為是霄龍4代IOD的簡化版。

圖6：銳龍IOD的詳細(xì)布局圖+霄龍4代IOD的渲染圖

目前由于未能找到霄龍4代IOD的實(shí)圖，輔以圖6右側(cè)AMD渲染美圖替代，圖6左側(cè)是銳龍IOD的詳細(xì)布局圖，我們借其標(biāo)注的一些接口來看看4代霄龍IOD有哪些提升。

內(nèi)存接口方面，霄龍4代擁有12 通道 DDR5-4800，從通道個(gè)數(shù)上比上一代多50%，AMD還將從DDR4-3200速度提高到DDR5-4800速度，從而大幅提升每通道帶寬。

霄龍4代利用出色的SerDes性能，每個(gè)處理器依舊是128通道，64（或4×16）支持xGMI（插槽到插座Infinity Fabric）和PCIe Gen5（霄龍二代和三代是PCIe Gen4）。其他64個(gè)通道支持xGMI，PCIe，CXL和SATA。另外還有一些額外的PCIe3.0*8的通道，支持SATA低速傳輸，霄龍2代和3代中則有4個(gè)。

GMI接口也從GMI2升級到GMI3了，第四代 EPYC（霄龍）CPU 可將 8 核 CCD 的數(shù)量從 4 個(gè)擴(kuò)展到 12 個(gè)，4* CCD 變體（最多 32 個(gè)內(nèi)核）有一個(gè)有趣的技巧，它們可以為每個(gè) CCD 獲得 2 倍的 IO 芯片鏈接，也就是單CCD可以通過兩個(gè)GMI3鏈路連接到IOD，而12 和 8 CCD 變體只有一個(gè) GMI3 鏈路連接到 IO芯片。

AMD采用Chiplet技術(shù)打造CPU的策略所引發(fā)的市場關(guān)注和業(yè)績來看，已經(jīng)形成了正向的反饋。IOD可以選擇最適合的工藝節(jié)點(diǎn)，不用緊跟CPU core采用最先進(jìn)的工藝節(jié)點(diǎn)，可以每兩三代處理器更新的時(shí)候再做一次大的迭代，性價(jià)比簡直拉滿。從二代霄龍的IOD可以看到占據(jù)芯片面積最大的部分是各類高速接口的PHY,其次是它們的控制器電路，在數(shù)據(jù)大爆炸的時(shí)代，高性能計(jì)算離不開高速接口IP的支持，從高速接口IP占據(jù)IOD芯片面積的比例，其重要性已不言而喻?？究萍荚贒DR類和SerDes類接口均有布局，已陸續(xù)研發(fā)推出LPDDR、HBM、PCIe、SerDes、MIPI、USB、ONFI等IP和解決方案，針對大算力芯片Chiplet應(yīng)用，奎芯科技可以提供M2LINK-D2D的方案，采用DDR架構(gòu)，支持UCIe和中國Chiplet互聯(lián)標(biāo)準(zhǔn)。

審核編輯 ：李倩