Quartus中的邏輯鎖定與增量編譯

邏輯鎖定功能可以將FPGA中的代碼模塊在固定區(qū)域實現(xiàn)，優(yōu)化時序性能，提升設計可靠性。 增量編譯功能，可以使設計更快速時序收斂，加快編譯速度。

LogicLock

使用Chip Planner創(chuàng)建邏輯鎖定區(qū)域

打開Chip Planner，點擊查看 -> 邏輯鎖區(qū)域 -> 創(chuàng)建邏輯鎖區(qū)域

在Chip Planner中選擇一塊區(qū)域

該區(qū)域信息如下圖所示

為選擇的區(qū)域設置實現(xiàn)模塊

在設計模塊中選中實則文件，右鍵選擇LogicLock Region->Assign to Existing LogicLock Region，完成邏輯鎖定。

Incremental Compilation

通過對設計進行劃分，保留劃分后模塊編譯結果。 當對工程進行重新編譯時，編譯器會保留劃分模塊的編譯結果，只對修改部分進行重新編譯。

增量編譯步驟：

編譯工程

劃分模塊

設置模塊保留級別

編譯工程

對設計工程進行全編譯。

劃分模塊

選擇要進行增量編譯的模塊，在quartus13.1版本中，點擊右鍵設置Design Partition-> Set as Design Partition。

在quartus22.4版本中，Design Partition->Default

設置完成后，編譯工程。

設置模塊保留級別

在quartus13.1版本中，設置Netlist Type。

在quartus22.4版本中，設置Preservation Level，可以設置成Synthesized和Final。

當設置成Synthesized時，保留綜合網(wǎng)表，當設置成Final時，保留最終布局布線和時序特性。

完成以上步驟后，再進行編譯時，已經(jīng)劃分的模塊就可以實現(xiàn)增量編譯，當修改工程其他部分，再進行編譯時，只對沒有劃分模塊進行編譯，從而減少編譯時間。