適用于PCIe 5.1、DP 1.5、USB 0.1、SATA和未來協(xié)議的PIPE 4.3.2

人工智能和機(jī)器學(xué)習(xí)正在迅速滲透到廣泛的設(shè)備中，推動(dòng)了SoC設(shè)計(jì)的重新架構(gòu)，需要更多的內(nèi)存空間和更高的帶寬來傳輸和處理數(shù)據(jù)。這種變化需要更高速的接口和更寬的總線，為增強(qiáng)最新的 PCIe、USB、DP 和 SATA 協(xié)議規(guī)范以及升級 PIPE（PCI Express 的 PHY 接口）規(guī)范作為首選 PHY 接口鋪平了道路。

PCIe 基本規(guī)范已升級到版本 5.0，修訂版 0.7，預(yù)計(jì)很快就會(huì)升級到修訂版 1.0。PCIe 5.0 引入了 32 GT/s 的更高鏈路速度作為其主要新功能，也稱為 Gen5 速度。為了加速PCIe系統(tǒng)的發(fā)展，PIPE接口在行業(yè)中得到了廣泛的應(yīng)用。隨著基本規(guī)范升級到5.0，PIPE規(guī)范也在迎頭趕上，并已升級到5.1.1版本。最新的規(guī)格版本使 PIPE 接口能夠達(dá)到 Gen5 速度，并提供了一些額外的增強(qiáng)功能。

PIPE 規(guī)范已發(fā)展到版本 5.1.1，不僅是為了匹配最新的規(guī)范，而且還是為了擴(kuò)展協(xié)議中的未來增強(qiáng)功能。在我們之前關(guān)于 PIPE – PCIe PIPE 4.4.1：PCIe 4.0 的推動(dòng)者博客中，我們討論了 PIPE 規(guī)范版本 4.4 中可用的功能。在這篇博客中，我們將討論 PIPE 規(guī)范版本 5.1.1 中添加的新功能。

PIPE 4.4.1 已經(jīng)將 PHY 設(shè)計(jì)的數(shù)字和模擬方面與控制器設(shè)計(jì)隔離開來，從而在 SoC 開發(fā)周期中提供了明確的推動(dòng)力，因?yàn)楝F(xiàn)在控制器設(shè)計(jì)必須只滿足其設(shè)計(jì)的協(xié)議方面。但是，對于 PIPE 4.4.1，PHY 供應(yīng)商應(yīng)該為不同的協(xié)議開發(fā)不同的 PHY，或者設(shè)計(jì)單個(gè)復(fù)雜的 PHY 來滿足多種協(xié)議，如 PCIe、USB 和 SATA。當(dāng)必須升級設(shè)計(jì)以適應(yīng) PCIe、USB、DP 和 SATA 協(xié)議規(guī)范中的所有增強(qiáng)和升級時(shí)，此使用模型不可擴(kuò)展。此外，一種新的隧道協(xié)議也正在出現(xiàn)，通過通用PHY傳輸U(kuò)SB，PCIe和DP。這為PHY設(shè)計(jì)鋪平了道路，PHY設(shè)計(jì)簡單且與協(xié)議無關(guān)，能夠以更低的空間成本處理更高的帶寬。PIPE 5.1.1 通過引入新功能“SerDes 架構(gòu)”和“低引腳數(shù)接口”，巧妙地解決了這些要求。

SerDes 架構(gòu)使 PIPE 5 PHY 協(xié)議不可知，所有協(xié)議特定邏輯都轉(zhuǎn)移到控制器。這簡化了PHY設(shè)計(jì)，并允許不同的協(xié)議棧輕松共享。低引腳數(shù)接口可滿足低房地產(chǎn)成本要求。對于更寬的數(shù)據(jù)總線，數(shù)據(jù)路徑已經(jīng)消耗了接口上的許多引腳。減少引腳總數(shù);大多數(shù)非時(shí)間關(guān)鍵邊帶信令握手通過MBI總線移動(dòng)。有效的結(jié)果是PIPE接口上的引腳數(shù)量更少，數(shù)據(jù)路徑更寬。此方法還可以針對未來的協(xié)議增強(qiáng)功能進(jìn)行擴(kuò)展。

PIPE 5.1.1 規(guī)范除了 SerDes 架構(gòu)和低引腳數(shù)接口外，還有一些額外的更新。以下列表總結(jié)了 PIPE 5.1.1 中的所有主要升級：

添加了對顯示端口和融合 IO 協(xié)議的支持，同時(shí)保持對 PCIe、USB 和 SATA 協(xié)議的支持

低引腳數(shù)接口

刪除了舊版握手信號

將遺留信號映射到 PHY 和 MAC 的消息總線寄存器

引入了消息總線命令 [讀取和寫入] 的使用，以在以下所有子功能中在 PHY 和 MAC 之間通信握手

接收器均衡

動(dòng)態(tài)均衡

TxDeemph， FS， LF， LocalFS， LocalLF 設(shè)置

接收器裕量

車道邊距

彈性緩沖區(qū)控制

極性反轉(zhuǎn)

塊對齊控制

塞爾德斯建筑

啟用與現(xiàn)有常規(guī) 8/16/32 位數(shù)據(jù)路徑等效的 SerDes 數(shù)據(jù)路徑

啟用新的更寬的 SerDes 數(shù)據(jù)路徑，相當(dāng)于傳統(tǒng)的 64 位數(shù)據(jù)路徑。

低功耗 L1 子狀態(tài)支持使用邊帶信號

已棄用“PCLK 作為 PHY 輸出模式”，用于 PIPE 接口的操作

強(qiáng)制要求“PCLK 作為 PHY 輸入模式”，用于 PIPE 接口的操作

這簡化了PHY設(shè)計(jì)，因?yàn)椤?a href="http://srfitnesspt.com/tags/時(shí)鐘/" target="_blank">時(shí)鐘生成”的負(fù)擔(dān)現(xiàn)在轉(zhuǎn)移到控制器設(shè)計(jì)中

添加了MAC和PHY握手，用于通信“速率”，“寬度”和“pclk_rate”信號變化

PclkChangeOk 和 PclkChangeAck 信號用于此握手

PHY 使用 PclkChangeOk 信號與 MAC 通信，表明 MAC 已準(zhǔn)備好更改速率、寬度或 Pclk 頻率

MAC使用PclkChangeAx信號與PHY通信，表明速率，寬度或Pclk頻率的變化是完整和穩(wěn)定的

添加了對 P2 電源狀態(tài)下接收器檢測的支持

已棄用的“車道關(guān)閉”信號

其中許多更新以向后不兼容為代價(jià)提供了未來的可擴(kuò)展解決方案。其中一個(gè)示例是要求棄用傳統(tǒng)邊帶信號并使用 MBI 總線在 MAC 和 PHY 消息總線寄存器空間之間發(fā)出握手信號。用于邊帶信號（例如均衡信號）的傳統(tǒng) PIPE 接口對于任何符合 PCIe 4.0 的設(shè)備執(zhí)行接收器均衡和動(dòng)態(tài)均衡功能是必需的，現(xiàn)在不再適用于符合 PCIe 5.0 的設(shè)備。接收器均衡和動(dòng)態(tài)均衡通過 MBI 總線傳輸，使用 MBI 讀寫命令從 MAC 和 PHY 的消息總線寄存器空間寄存器。

另一個(gè)劇烈的架構(gòu)變化是對 SerDes 架構(gòu)的可選支持。對于 PCIe 4.0 設(shè)備，對 SerDes 架構(gòu)的支持是可選的，但對于 PCIe 5.0 設(shè)備是強(qiáng)制性的。隨著SerDes架構(gòu)的引入，與原始PIPE架構(gòu)相比，PHY實(shí)現(xiàn)了最少的數(shù)字邏輯。這使得PHY設(shè)計(jì)具有可擴(kuò)展性，并且易于在不同協(xié)議之間共享。仍然建議使用 PHY 設(shè)計(jì)來支持傳統(tǒng)架構(gòu)，以保持與選擇不遷移到 SerDes 架構(gòu)的 MAC 的互操作性。傳統(tǒng)架構(gòu)和SerDes架構(gòu)的區(qū)別如下圖所示。

審核編輯：郭婷