鎖相環(huán)(PLL)規(guī)格及架構研究

鎖相環(huán)（PLL），作為Analog基礎IP、混合信號IP、數(shù)字系統(tǒng)必備IP，廣泛存在于各類電子產(chǎn)品中。

本文以SoC中的PLL為例，對PLL規(guī)格及架構分別進行研究和確定。

先進行規(guī)格研究：

典型的PLL規(guī)格如下：

對于SoC中的數(shù)字系統(tǒng)，CPU、GPU、ISP、NPU等，PLL規(guī)格分別如下：

1）參考時鐘頻率

PLL參考時鐘一般來自于晶振（有源晶振或無源晶振），或者來自于系統(tǒng)中PCB上的其它芯片;

晶振的頻率選擇一般是，價格、精度要求、phasenoise需求、頻偏要求、溫度系數(shù)等因素折中考慮;

本設計僅考慮SoC數(shù)字系統(tǒng)，因此參考時鐘頻率考慮兼容常用的頻率，13MHz~76.8MHz，頻率精度<±300ppm;

2）輸出時鐘頻率

輸出時鐘頻率的下限，系統(tǒng)一般沒有要求，因為數(shù)字電路可以通過分頻器分頻實現(xiàn)；而頻率的上限在芯片規(guī)格定義中有規(guī)定，一般由數(shù)字IP spec、工藝、數(shù)字后端物理實現(xiàn)綜合決定。

如果是給CPU提供時鐘，如果系統(tǒng)需要支持DVFS，那么PLL需要支持線性調(diào)頻；

如果是給外設、接口提供時鐘，那么PLL可能需要支持展頻。

3）鎖定時間

數(shù)字系統(tǒng)一般對于鎖定時間沒有嚴格的要求，Ring PLL一般鎖定時間都在200us以內(nèi)，可以采用reference頻率數(shù)counter的“硬等”方式。更合理的方式是增加鎖定檢測電路lock detect，輸出標志鎖定的數(shù)字信號。

4）duty cycle

輸出時鐘占空比，如果直接從VCO送出來的時鐘，占空比會在40%~60%。為了得到45%~55%占空比時鐘，可以采用DCC、self-bias、二分頻等處理。

5）功耗

SoC PLL由于性能要求不高，其消耗總電流約為幾mA，對于數(shù)字系統(tǒng)而言占比很小。所以通常不會有特殊要求。

6）RMS Jitter

數(shù)字系統(tǒng)關心的是哪種jitter？jitter數(shù)值應該如何確定？

我們知道數(shù)字后端設計STA的兩個主要的指標，setup和hold。

本質(zhì)是保證DFF的正常功能PVT下仍有一定的margin，

a) 上一個時鐘沿同步過來的數(shù)據(jù)，必須發(fā)生在下一個時鐘沿之前；

b) lauch DFF在當前時鐘沿得到的數(shù)據(jù)，必須發(fā)生在capture DFF當前時鐘沿之后。

從a)和b)可以得知，數(shù)字系統(tǒng)對于時鐘的要求是，相鄰時鐘沿最小的變化，也就是時鐘周期period最小的變化。

因此數(shù)字系統(tǒng)關心時鐘的jitter類型為Period Jitter，越小越好。

綜上SoC PLL的規(guī)格確定如下：

下面進行架構研究：

PLL的相位噪聲要求低、需要寬頻率調(diào)節(jié)范圍、小面積。因此PLL中的VCO采用環(huán)形振蕩器的結(jié)構，即Ring PLL。

PLL架構分為

CP PLL（single-path loop filter/dual-path loop filter）

Self-bias PLL

coarse/fine PLL

counter-based ADPLL

divider-based ADPLL

nested-PLL

本文將采用CP PLL（single-path loop filter），即最傳統(tǒng)也是最可靠的結(jié)構進行設計。子模塊結(jié)構的選擇將在設計中逐步展開。