一文讀懂軟件仿真、硬件仿真、原型驗(yàn)證是如何工作的？

在整個(gè)芯片開(kāi)發(fā)中，芯片設(shè)計(jì)的驗(yàn)證階段就像一場(chǎng)前線戰(zhàn)斗，可以說(shuō)是整道防線上成敗的關(guān)鍵。 在芯片進(jìn)入生產(chǎn)之前，需要保證其設(shè)計(jì)完全符合需求規(guī)格，解決所有潛在的風(fēng)險(xiǎn)，并修正所有的缺陷。 這樣可以避免在流片后發(fā)現(xiàn)無(wú)法修正的硬件bug，降低后期的問(wèn)題風(fēng)險(xiǎn)。 隨著芯片規(guī)模和功能的復(fù)雜度增加，驗(yàn)證的難度也隨之上升，而如何在降低驗(yàn)證復(fù)雜度的同時(shí)保證其正確性和效率，正是驗(yàn)證的核心問(wèn)題。

核心角色是DUT(Design under Test)，即待測(cè)試設(shè)計(jì)，也就是我們所設(shè)計(jì)的RTL(寄存器傳輸級(jí))代碼。 驗(yàn)證流程從需求收集開(kāi)始，將需求劃分為子系統(tǒng)模塊，進(jìn)一步細(xì)化為功能模塊，然后編寫(xiě)RTL級(jí)別的硬件描述語(yǔ)言文件。 驗(yàn)證人員便基于這些設(shè)計(jì)文件構(gòu)建測(cè)試平臺(tái)(Testbench)，用于模擬和控制DUT的輸入和環(huán)境，包括生成功能模型、輸入激勵(lì)、或在線數(shù)據(jù)交互等，如圖1所示。 可以說(shuō)，整個(gè)驗(yàn)證流程就是確認(rèn)DUT的正確性，確保芯片產(chǎn)品符合規(guī)格要求。

圖1 驗(yàn)證人員構(gòu)建的測(cè)試平臺(tái)

面對(duì)復(fù)雜的設(shè)計(jì)代碼，我們?nèi)绾未_保其準(zhǔn)確性? 功能驗(yàn)證就是這場(chǎng)戰(zhàn)斗的關(guān)鍵過(guò)程。 工程師們通常使用的驗(yàn)證方法包括軟件仿真、硬件仿真和原型驗(yàn)證等。 這些不同的驗(yàn)證方法都有各自的優(yōu)點(diǎn)，也有各自的不足。 在不同設(shè)計(jì)階段選擇不同的驗(yàn)證工具，提高生產(chǎn)效率，加速驗(yàn)證的收斂顯得尤為重要。 而所有這些都圍繞著DUT進(jìn)行。 接下來(lái)，我們將詳細(xì)探討軟件仿真、硬件仿真和原型驗(yàn)證這三種方法是如何圍繞DUT進(jìn)行工作的。

軟件仿真

軟件仿真是基于硬件描述語(yǔ)言對(duì)數(shù)字電路設(shè)計(jì)進(jìn)行功能和特性的仿真和驗(yàn)證。 它會(huì)通過(guò)在計(jì)算機(jī)環(huán)境中模擬硬件行為，驗(yàn)證電路設(shè)計(jì)是否符合原意。 仿真過(guò)程是正確實(shí)現(xiàn)設(shè)計(jì)的關(guān)鍵環(huán)節(jié)，它以硬件描述語(yǔ)言(如VHDL或Verilog)編寫(xiě)的模型為基礎(chǔ)，檢驗(yàn)設(shè)計(jì)中的功能是否正確無(wú)誤。

一個(gè)簡(jiǎn)化的仿真驗(yàn)證系統(tǒng)如圖2所示：在這個(gè)過(guò)程中，測(cè)試向量(TestVector)運(yùn)行在測(cè)試平臺(tái)(Testbench)上，DUT 和Testbench一起通過(guò)仿真系統(tǒng)(基于軟件)運(yùn)行，最終運(yùn)行出來(lái)的結(jié)果通常會(huì)和預(yù)期結(jié)果做比較。

圖2 仿真驗(yàn)證系統(tǒng)

但是隨著芯片設(shè)計(jì)規(guī)模的增大，傳統(tǒng)使用Verilog/SystemVerilog編寫(xiě)的測(cè)試平臺(tái)不足以高效覆蓋測(cè)試場(chǎng)景需求。 例如，測(cè)試平臺(tái)中的基本組件之間的通信、以及這些組件之間的建立、管理和重用性問(wèn)題。 因此UVM(Universal Verification Methodology)應(yīng)運(yùn)而生。

在復(fù)雜的系統(tǒng)級(jí)芯片設(shè)計(jì)中，UVM提供了一個(gè)健壯的測(cè)試平臺(tái)，能夠處理大量的設(shè)計(jì)和驗(yàn)證任務(wù)。 UVM的主要優(yōu)勢(shì)在于其重復(fù)使用性，可以使設(shè)計(jì)人員在多個(gè)項(xiàng)目中重復(fù)使用同一驗(yàn)證環(huán)境，大大提高了設(shè)計(jì)效率。 此外，由于UVM是一個(gè)行業(yè)標(biāo)準(zhǔn)，因此使用UVM可以方便地與其他設(shè)計(jì)團(tuán)隊(duì)進(jìn)行協(xié)作，并使用他們創(chuàng)建的UVM組件。 圖3是一個(gè)典型的UVM驗(yàn)證平臺(tái)框圖。

圖3 典型的UVM驗(yàn)證平臺(tái)框圖

一般來(lái)說(shuō)，軟件仿真分為功能仿真、綜合后仿真和時(shí)序仿真，分別對(duì)應(yīng)于RTL設(shè)計(jì)輸入后、綜合完成后、布局布線完成后等步驟。

功能仿真：即RTL仿真，這是仿真驗(yàn)證的第一步，也叫前仿真，目標(biāo)是在理想的情況下，確認(rèn)設(shè)計(jì)的功能是否符合預(yù)期。 在這個(gè)階段，我們通過(guò)模擬設(shè)計(jì)在特定輸入下的輸出來(lái)驗(yàn)證其行為。 這就像對(duì)待測(cè)試設(shè)計(jì)(DUT)進(jìn)行“預(yù)演”，在沒(méi)有物理硬件的情況下就可以發(fā)現(xiàn)設(shè)計(jì)中的邏輯錯(cuò)誤。

綜合后仿真：在綜合后的仿真階段，目標(biāo)是確認(rèn)綜合后的電路結(jié)構(gòu)是否符合設(shè)計(jì)的意圖。 在這個(gè)階段，我們使用綜合工具將硬件描述語(yǔ)言(HDL)代碼轉(zhuǎn)化為邏輯網(wǎng)表。 然后，我們使用這個(gè)邏輯網(wǎng)表進(jìn)行仿真，以確認(rèn)綜合后的電路行為是否和設(shè)計(jì)的意圖一致。

時(shí)序仿真：最后，在時(shí)序仿真或后仿真階段，我們將考慮設(shè)計(jì)在實(shí)際硬件和工藝中可能遇到的時(shí)序問(wèn)題。 這包括元件的延時(shí)、布線延時(shí)、電源和熱問(wèn)題等。 在這個(gè)階段，我們會(huì)使用更復(fù)雜的仿真模型，比如考慮了延時(shí)信息的模型，以更準(zhǔn)確地模擬硬件的行為。

圖4 軟件仿真的應(yīng)用

在每個(gè)階段，我們都通過(guò)建立測(cè)試平臺(tái)(Testbench)提供對(duì)DUT的輸入和環(huán)境的控制，并將DUT的輸出與預(yù)期進(jìn)行比較。 而這三種仿真應(yīng)用的共同目標(biāo)，都是要確保我們的芯片設(shè)計(jì)在各個(gè)階段都能滿足預(yù)期的功能和性能。

以思爾芯的PegaSim芯神馳軟件仿真工具為例，其為一款高性能、多語(yǔ)言混合的商用數(shù)字軟件仿真工具，采用了創(chuàng)新的架構(gòu)算法，實(shí)現(xiàn)了高性能的仿真和約束求解器引擎，對(duì)System Verilog語(yǔ)言、Verilog語(yǔ)言、VHDL語(yǔ)言和UVM方法學(xué)等提供了廣泛的支持， 同時(shí)支持時(shí)序反標(biāo)和門(mén)級(jí)后仿真，并可提供功能覆蓋率、代碼覆蓋率分析等功能。 同時(shí)創(chuàng)新的軟件架構(gòu)允許仿真器支持不同的處理器架構(gòu)——x86-64、RISC-V、ARM等。

雖然軟件仿真技術(shù)對(duì)工程師來(lái)說(shuō)非常有必要，但就現(xiàn)有的商業(yè)模式來(lái)說(shuō)，軟件仿真的仿真能力和算力都與軟件許可證(software license)掛鉤。 供應(yīng)商提供的商用軟件仿真服務(wù)會(huì)以license的形式收費(fèi)。 但在實(shí)際使用時(shí)，工程師們難以依賴經(jīng)驗(yàn)進(jìn)行有效算力與工具需求計(jì)算的匹配。 如圖5所示。

圖5 設(shè)計(jì)驗(yàn)證中的算力難題

思爾芯的PegaSim芯神馳軟件仿真工具除了傳統(tǒng)license合作模式外，還采用了創(chuàng)新的商業(yè)模式，提供了一個(gè)即算即用的在線仿真云平臺(tái)。 在對(duì)DUT進(jìn)行回歸測(cè)試和覆蓋范圍隨即驅(qū)動(dòng)時(shí)，可實(shí)現(xiàn)如圖6所示。 可以很好地滿足企業(yè)多樣化的需求，幫助企業(yè)解決license使用緊張、算力不足、license被設(shè)計(jì)工程師長(zhǎng)期占用等問(wèn)題。 為工程師提供按需和無(wú)限的仿真能力，提高驗(yàn)證團(tuán)隊(duì)的工作效率。

圖 6 芯神馳提供的在線仿真云平臺(tái)

硬件仿真

雖然軟件仿真易于使用，成本效益高，并且具有復(fù)雜的調(diào)試能力，但一旦碰到大規(guī)模數(shù)字電路設(shè)計(jì)，結(jié)構(gòu)越是復(fù)雜，仿真所需要的時(shí)間就越長(zhǎng)，軟件仿真的效益得到了限制。 所以通過(guò)專(zhuān)門(mén)的設(shè)備在硬件上調(diào)試芯片設(shè)計(jì)，如硬件仿真和原型驗(yàn)證，是其重要的解決方案之一。

硬件仿真的運(yùn)行速度和調(diào)試效率比軟件仿真可要高很多，因?yàn)樗梢詫?duì)完整的芯片設(shè)計(jì)進(jìn)行自動(dòng)化的加速仿真并調(diào)試，多應(yīng)用于大規(guī)模SoC設(shè)計(jì)前期的RTL功能驗(yàn)證。

硬件仿真首先將硬件設(shè)計(jì)(通常以HDL，例如Verilog或VHDL編寫(xiě))編譯，然后加載編譯后的設(shè)計(jì)。 在一些系統(tǒng)中，設(shè)計(jì)可能被加載到專(zhuān)門(mén)的硬件中(例如FPGA)。 一旦設(shè)計(jì)被加載，硬件仿真就可以運(yùn)行設(shè)計(jì)，并觀察其行為。 硬件仿真通常會(huì)提供觀察和調(diào)試設(shè)計(jì)內(nèi)部狀態(tài)的工具。 最后，工程師可以根據(jù)結(jié)果分析設(shè)計(jì)的正確性，查找并解決問(wèn)題，以優(yōu)化設(shè)計(jì)。

硬件仿真可以提供比軟件仿真更快的仿真速度，同時(shí)還能模擬出硬件在實(shí)際運(yùn)行中的實(shí)際行為。 這使得它們?cè)谟布O(shè)計(jì)和驗(yàn)證過(guò)程中，尤其是在處理復(fù)雜和大規(guī)模硬件系統(tǒng)時(shí)，非常有用。 硬件仿真系統(tǒng)主要由硬件和軟件兩部分構(gòu)成。 以思爾芯的OmniArk芯神鼎企業(yè)級(jí)硬件仿真系統(tǒng)為例，其中硬件部分是由眾多的FPGA搭成，最多可擴(kuò)展至上百顆FPGA。 軟件部分由 編譯(Compile) 、 運(yùn)行(Runtime) 、 調(diào)試(Debug) 組成，如圖7所示。

圖7 芯神鼎硬件仿真系統(tǒng)的軟件部分

編譯：編譯階段通過(guò)完全自動(dòng)化軟件將待測(cè)設(shè)計(jì)(DUT)映射到硬件仿真系統(tǒng)上，便可以進(jìn)行高速仿真。 編譯的流程如圖8所示。

圖8 芯神鼎硬件仿真系統(tǒng)的編譯流程

運(yùn)行：運(yùn)行時(shí)Runtime軟件控制整個(gè)硬件仿真的運(yùn)行過(guò)程，它可以控制硬件仿真以支持不同的用戶模式，它的核心組成部分是運(yùn)行數(shù)據(jù)庫(kù)、運(yùn)行庫(kù)、軟硬件接口以及用戶交互接口，例如ICE(In-circuit Emulation)、TBA(Transaction-based Acceleration)以及QEMU模式等。 還可支持多用戶同時(shí)進(jìn)行使用設(shè)備。

調(diào)試：硬件仿真有著接近軟件仿真的調(diào)試能力。 可以通過(guò)靜態(tài)探針(static probe)，動(dòng)態(tài)探針(dynamic probe)及內(nèi)置邏輯分析儀(ILA)可以觀測(cè)信號(hào)的數(shù)據(jù)，以及實(shí)現(xiàn)信號(hào)全可視(Full Visibility)。 同時(shí)，通過(guò)ReadBack/WriteBack功能可以實(shí)現(xiàn)對(duì)信號(hào)進(jìn)行賦值或恢復(fù)。

此外，硬件仿真還會(huì)配備專(zhuān)門(mén)的驗(yàn)證核(VIP)，為硬件仿真系統(tǒng)提供了所需的驗(yàn)證接口。 例如芯神鼎可以支持APB、AHB、AXI4、AXI4-Stream、AXI4-Lite、UART、SPI、I2C、DDR、Ethernet、USB、PCIe、SPI Flash、NAND Flash等。 基本覆蓋了常用的接口協(xié)議，可以滿足絕大部分驗(yàn)證應(yīng)用需求。 后續(xù)思爾芯也可以根據(jù)客戶需求進(jìn)行開(kāi)發(fā)。

芯神鼎在提供硬件加速平臺(tái)的同時(shí)也提供各種功能的創(chuàng)新配套軟件：用戶設(shè)計(jì)語(yǔ)法自動(dòng)糾錯(cuò)、Smart P&R技術(shù)，ABS(Auto-Block Select)技術(shù)，多樣化信號(hào)采集手段等等，讓用戶實(shí)現(xiàn)MHz級(jí)仿真加速、全自動(dòng)智能編譯流程、強(qiáng)大調(diào)試能力，以及多種仿真驗(yàn)證模式。 更擁有豐富的VIP庫(kù)，適合超大規(guī)模高端通用芯片設(shè)計(jì)的系統(tǒng)級(jí)驗(yàn)證，可以滿足不同驗(yàn)證場(chǎng)景需求。

總之，硬件仿真通常集成了專(zhuān)門(mén)的電路和邏輯，以加速仿真過(guò)程。 其速度通?？梢赃_(dá)到幾百kHz甚至MHz級(jí)別，軟件仿真中的功能仿真通常運(yùn)行速度通常在幾十至幾百Hz，相比之下，硬件仿真比軟件仿真快幾千倍至幾十萬(wàn)倍。 因此，硬件仿真在驗(yàn)證復(fù)雜設(shè)計(jì)時(shí)非常有用。 它們能夠以更高的速度執(zhí)行仿真，更快地提供反饋和結(jié)果，這對(duì)于設(shè)計(jì)的驗(yàn)證和調(diào)試至關(guān)重要。

原型驗(yàn)證

在復(fù)雜的集成電路設(shè)計(jì)中，原型驗(yàn)證是另一項(xiàng)關(guān)鍵的“驗(yàn)證”技術(shù)方法。 其目的是在早期階段就通過(guò)與最終芯片接近的原型硬件來(lái)測(cè)試和驗(yàn)證電路設(shè)計(jì)，通過(guò)接近最終芯片的運(yùn)行速度確保設(shè)計(jì)出正確的芯片。 原型驗(yàn)證將設(shè)計(jì)映射到FPGA陣列，通過(guò)模擬芯片的功能和應(yīng)用環(huán)境，來(lái)驗(yàn)證芯片整體功能，并提供片上軟件開(kāi)發(fā)環(huán)境。 因?yàn)橄啾扔布抡妫万?yàn)證的運(yùn)行速度更接近于真實(shí)芯片，可以配合軟件工程師來(lái)進(jìn)行底層軟件的開(kāi)發(fā)。 這一流片前的軟硬件協(xié)同開(kāi)發(fā)，是其最不可替代的地方。

以下是DUT在原型驗(yàn)證流程中的關(guān)鍵步驟，包括設(shè)計(jì)分割、分割后的系統(tǒng)級(jí)時(shí)序分析、編程和下載、功能驗(yàn)證調(diào)試等步驟。

設(shè)計(jì)分割： 在開(kāi)始階段，我們需要將復(fù)雜的設(shè)計(jì)即DUT分割以適應(yīng)FPGA的資源限制。 通常，由于單個(gè)FPGA無(wú)法容納超大規(guī)模的設(shè)計(jì)，我們需要利用特定工具將設(shè)計(jì)邏輯分割成更小的部分。 每一部分被映射到一個(gè)或多個(gè)FPGA中，這需要在保持整體設(shè)計(jì)完整性的同時(shí)，盡量減少跨FPGA信號(hào)數(shù)量以減少系統(tǒng)間的路徑延時(shí)，從而提高系統(tǒng)性能。 一種典型的RTL級(jí)分割流程如圖9所示。

其中的邏輯綜合是將DUT轉(zhuǎn)化為FPGA可以理解的網(wǎng)表。 對(duì)分割后的設(shè)計(jì)插入TDM也是影響分割后系統(tǒng)性能的關(guān)鍵步驟。 通常分割后設(shè)計(jì)的FPGA之間存在遠(yuǎn)遠(yuǎn)超過(guò)物理連接數(shù)量的互聯(lián)信號(hào)，插入TDM是通過(guò)時(shí)分復(fù)用的方式來(lái)將這些互聯(lián)信號(hào)通過(guò)有限的物理資源來(lái)傳輸。 映射和布局布線是將綜合后的設(shè)計(jì)映射到FPGA的特定資源上，包括查找表、觸發(fā)器、DSP模塊等，然后進(jìn)行布局布線。

圖9 芯神瞳RTL級(jí)設(shè)計(jì)分割流程

時(shí)序分析：時(shí)序分析確保設(shè)計(jì)在FPGA上運(yùn)行時(shí)滿足所有的時(shí)序要求，這包括各個(gè)FPGA的時(shí)序要求以及整個(gè)系統(tǒng)的時(shí)序要求。 由于對(duì)用戶原始設(shè)計(jì)進(jìn)行了分割，在做時(shí)序分析時(shí)需要考慮被分割的時(shí)序路徑延時(shí)。 這部分時(shí)序延時(shí)主要來(lái)源于TDM的延時(shí)和跨FPGA連線的延遲，這兩種延時(shí)通常能達(dá)到幾十ns。 當(dāng)存在不滿足時(shí)序要求的路徑，可能導(dǎo)致設(shè)計(jì)無(wú)法正常工作。 這種情況下，可以通過(guò)優(yōu)化時(shí)序約束、設(shè)計(jì)優(yōu)化、流水線設(shè)計(jì)、分割邊界調(diào)整、布局布線優(yōu)化等方式改善時(shí)序性能，使得設(shè)計(jì)滿足預(yù)期的時(shí)鐘頻率，減少路徑的延遲。

由于原型驗(yàn)證系統(tǒng)能夠運(yùn)行的頻率是衡量系統(tǒng)性能的一個(gè)關(guān)鍵因素，所以如何提高系統(tǒng)運(yùn)行頻率也是經(jīng)常需要考慮的一個(gè)問(wèn)題。 通常的做法有調(diào)整分割邊界、分割結(jié)果TDM優(yōu)化、使用布局布線約束、使用時(shí)序驅(qū)動(dòng)的分割算法等，達(dá)到降低關(guān)鍵路徑的延遲、提高系統(tǒng)性能的目的。

編程和下載：將映射和布局布線后的設(shè)計(jì)編譯為FPGA的比特文件;搭建各個(gè)FPGA之間的互聯(lián)組網(wǎng)結(jié)構(gòu)，然后將比特文件下載到對(duì)應(yīng)的各個(gè)FPGA上。下載完成后根據(jù)需要對(duì)全局時(shí)鐘、全局復(fù)位以及其他外圍IP進(jìn)行配置。這確保了DUT可以在原型上正確地運(yùn)行。

功能驗(yàn)證調(diào)試：這個(gè)階段主要是測(cè)試DUT在FPGA上運(yùn)行時(shí)的功能的正確性。我們可以通過(guò)實(shí)際的硬件接口或虛擬IO接口對(duì)DUT進(jìn)行測(cè)試，以驗(yàn)證其是否符合預(yù)期。

如何對(duì)分割后的設(shè)計(jì)進(jìn)行調(diào)試也是原型驗(yàn)證中需要重點(diǎn)考慮的問(wèn)題。通常，除了用戶設(shè)計(jì)中自帶的應(yīng)用級(jí)調(diào)試監(jiān)控工具，設(shè)計(jì)人員還需要抓取設(shè)計(jì)運(yùn)行時(shí)的信號(hào)波形進(jìn)行分析。對(duì)于該應(yīng)用場(chǎng)景， 思爾芯提供的MDM Pro調(diào)試解決方案 ，支持多顆FPGA協(xié)同調(diào)試，支持最大125MHz的高速采樣頻率，最大波形存儲(chǔ)容量可達(dá)64GB，能有效解決原型驗(yàn)證中多顆FPGA的協(xié)同調(diào)試問(wèn)題。

以思爾芯的Prodigy芯神瞳原型驗(yàn)證解決方案為例，芯神瞳就提供了基于時(shí)序驅(qū)動(dòng)的RTL級(jí)分割算法，能夠?qū)崿F(xiàn)全自動(dòng)的分割編譯流程。其內(nèi)置的增量編譯算法功能可以幫助用戶完成快速迭代的版本迭代，大大提高用戶開(kāi)發(fā)驗(yàn)證效率。

總之，因?yàn)樵万?yàn)證內(nèi)部處理和真實(shí)芯片一樣都是可以做并行運(yùn)算，其高效性能可以透過(guò)硬件子卡對(duì)接真實(shí)數(shù)據(jù)來(lái)發(fā)現(xiàn)更多隱蔽的bug。相較之下，軟件仿真使用的激勵(lì)源模型和真實(shí)數(shù)據(jù)是有一定差別，因此并不能將Corner Case全覆蓋，此時(shí)就需要原型驗(yàn)證。通過(guò)原型驗(yàn)證，在流片前我們就可以在SoC的基本功能驗(yàn)證通過(guò)后，立刻開(kāi)始驅(qū)動(dòng)開(kāi)發(fā)。甚至可以在流片前就給有需求的客戶進(jìn)行芯片演示，進(jìn)行預(yù)售。這就大大縮短了整個(gè)驗(yàn)證周期，加速了產(chǎn)品上市時(shí)間。

總結(jié)

軟件仿真、硬件仿真、原型驗(yàn)證這三種方法通過(guò)各自的優(yōu)點(diǎn)和功能，共同為芯片設(shè)計(jì)提供了一種全面而高效的驗(yàn)證手段，有助于加速整個(gè)芯片開(kāi)發(fā)周期，同時(shí)確保設(shè)計(jì)的正確性。

在先進(jìn)工藝的推動(dòng)下，異構(gòu)計(jì)算架構(gòu)已逐漸成為設(shè)計(jì)芯片的主流方式。由于不同的運(yùn)算單元具有各自獨(dú)特的架構(gòu)設(shè)計(jì)和信息處理方式，因此需要采用符合其特性的驗(yàn)證方法。為了縮短芯片的上市周期，各大芯片設(shè)計(jì)公司已達(dá)成共識(shí)，即在不同設(shè)計(jì)階段選擇不同的仿真驗(yàn)證工具，以提升驗(yàn)證效率，這一策略已被廣泛應(yīng)用于各大芯片領(lǐng)域。

思爾芯的異構(gòu)驗(yàn)證方法就是在這個(gè)背景下產(chǎn)生。它使用多種不同的驗(yàn)證手段，如軟件仿真(芯神馳)、硬件仿真(芯神鼎)和原型驗(yàn)證(芯神瞳)，整合多種驗(yàn)證方法，不斷創(chuàng)新驗(yàn)證工具和驗(yàn)證流程，圍繞著待測(cè)試設(shè)計(jì)(DUT)進(jìn)行協(xié)同仿真和交叉驗(yàn)證，以確保設(shè)計(jì)出正確的芯片。思爾芯一系列EDA工具對(duì)DUT進(jìn)行詳盡全面的檢查，檢查其在各個(gè)層次、各個(gè)方面的功能和性能。這一系列的工作能夠有效地識(shí)別和修復(fù)設(shè)計(jì)中的問(wèn)題，從而大大縮短芯片的開(kāi)發(fā)周期。

關(guān)于思爾芯 S2C

思爾芯(S2C)自2004年設(shè)立上海總部以來(lái)始終專(zhuān)注于集成電路EDA領(lǐng)域。作為業(yè)內(nèi)知名的EDA解決方案專(zhuān)家，公司業(yè)務(wù)聚焦于數(shù)字芯片的前端驗(yàn)證，已覆蓋驗(yàn)證云服務(wù)、架構(gòu)設(shè)計(jì)、軟件仿真、硬件仿真、原型驗(yàn)證等工具。已與超過(guò)600家國(guó)內(nèi)外企業(yè)建立了良好的合作關(guān)系，服務(wù)于人工智能、高性能計(jì)算、圖像處理、數(shù)據(jù)存儲(chǔ)、信號(hào)處理等數(shù)字電路設(shè)計(jì)功能的實(shí)現(xiàn)，廣泛應(yīng)用于物聯(lián)網(wǎng)、云計(jì)算、5G通信、智慧醫(yī)療、汽車(chē)電子等終端領(lǐng)域。

公司總部位于上海，并建立了全球化的技術(shù)研發(fā)與市場(chǎng)服務(wù)網(wǎng)絡(luò)，在北京、深圳、西安、香港、東京、首爾及圣何塞等地均設(shè)有分支機(jī)構(gòu)或辦事處。

思爾芯在EDA領(lǐng)域的技術(shù)實(shí)力受到了業(yè)界的廣泛認(rèn)可，通過(guò)多年耕耘，已在原型驗(yàn)證領(lǐng)域構(gòu)筑了技術(shù)與市場(chǎng)的雙領(lǐng)先優(yōu)勢(shì)。 并參與了我國(guó)EDA團(tuán)體標(biāo)準(zhǔn)的制定，承擔(dān)了多項(xiàng)國(guó)家及地方重大科研項(xiàng)目。