產(chǎn)品創(chuàng)新 I 構(gòu)建強(qiáng)大的 PCI Express IP 解決方案：實(shí)現(xiàn)并超越合規(guī)性

從規(guī)范草案到被 PCI-SIG 列入集成商的合規(guī)目錄需要經(jīng)歷數(shù)年。初步 PCIe 5.0 規(guī)范于 2017 年 6 月公布，最終規(guī)范于 2019 年 5 月發(fā)布，第一次正式合規(guī)研討會(huì)于 2022 年 4 月舉行。如此漫長(zhǎng)的過(guò)程說(shuō)明了所開發(fā)的產(chǎn)品以及支持這些產(chǎn)品所需的生態(tài)系統(tǒng)非常復(fù)雜。

Cadence 一直是 PCI-SIG 的長(zhǎng)期成員，也是 PCIe IP 的積極開發(fā)者。隨著多個(gè)產(chǎn)品被列入集成商的合規(guī)目錄，PCIe 5.0 也不例外。Cadence依托之前的技術(shù)專長(zhǎng)，增強(qiáng)了子系統(tǒng)解決方案，以開發(fā)符合這些嚴(yán)格規(guī)范的 IP，同時(shí)也參與了合作性的合規(guī)計(jì)劃。

PCI-SIG 合規(guī)計(jì)劃：PCIe 5.0

工作小組 Serial Enabling Workgroup (SEG) 負(fù)責(zé)執(zhí)行 PCI-SIG 合規(guī)性計(jì)劃。該合規(guī)性計(jì)劃旨在確保經(jīng)認(rèn)證符合規(guī)范的設(shè)備可以實(shí)現(xiàn)互操作。該合規(guī)性計(jì)劃包括一套電氣和協(xié)議合規(guī)性測(cè)試（設(shè)備需要通過(guò)這些測(cè)試），還要在 PCI-SIG 組織的研討會(huì)上指定測(cè)試程序。此外，在這些研討會(huì)上，PCI-SIG 成員需要針對(duì)其他成員的產(chǎn)品測(cè)試自家設(shè)備的互操作性。

SEG 與各個(gè)成員公司和測(cè)試設(shè)備供應(yīng)商合作，為每個(gè)版本的規(guī)范制定測(cè)試程序。該計(jì)劃涵蓋了規(guī)范的各個(gè)領(lǐng)域。

對(duì)于 PCIe 5.0，在 2022 年 4 月舉行的正式合規(guī)性研討會(huì)之前，PCI-SIG 在 2021 年以及之前的一年多時(shí)間里舉辦了多場(chǎng)“FYI（For Your Information，供參考)”研討會(huì)。這些 FYI 研討會(huì)不僅僅是一次預(yù)演，更是在完善測(cè)試程序以及確保設(shè)備和軟件可靠運(yùn)行方面發(fā)揮了重要作用。這些研討會(huì)是保密的，使競(jìng)爭(zhēng)者能夠彼此合作并改進(jìn)各自的產(chǎn)品和標(biāo)準(zhǔn)——這是一種真正的競(jìng)爭(zhēng)性合作，有力地推動(dòng)了行業(yè)的發(fā)展。

Cadence 的方法和成功經(jīng)驗(yàn)

Cadence 依托之前在 3.0 和 4.0 版規(guī)范合規(guī)性方面取得的成功，對(duì) PCIe 5.0 采取了獨(dú)特的方法。通過(guò)在硅片中構(gòu)建一個(gè) IP 子系統(tǒng)，Cadence可以將整個(gè)協(xié)議棧作為一個(gè) 8 通道的解決方案進(jìn)行測(cè)試，其中涵蓋了許多客戶實(shí)際使用的應(yīng)用。

左圖為 PCIe 5.0 子系統(tǒng)子卡

右圖為 PCIe 5.0 子系統(tǒng)示意圖

Cadence 的 PCIe 5.0 產(chǎn)品在整個(gè) FYI 計(jì)劃中表現(xiàn)良好，并在 2022 年 4 月舉行的第一次研討會(huì)上實(shí)現(xiàn)了合規(guī)。由于測(cè)試點(diǎn)有限，Cadence 在這次會(huì)議上對(duì)終端產(chǎn)品進(jìn)行了多個(gè)工藝節(jié)點(diǎn)的認(rèn)證。我們的根端口配置在7月 25-28 日舉行的研討會(huì)上經(jīng)過(guò)了認(rèn)證，并將很快被列入集成商的目錄。

在 2022 年 4 月舉行的合規(guī)性研討會(huì)上，Cadence PCIe 5.0 接受測(cè)試

超越合規(guī)性：壓力測(cè)試和互操作性

雖然合規(guī)性測(cè)試旨在檢查產(chǎn)品是否符合互操作性的一系列必要要求，但在現(xiàn)實(shí)中，這些測(cè)試只是產(chǎn)品需要滿足的最低要求。

在真實(shí)的系統(tǒng)中，我們會(huì)需要測(cè)試各種狀況，包括鏈路錯(cuò)誤、速度變化和電源狀態(tài)變化。我們的實(shí)驗(yàn)室經(jīng)過(guò)妥當(dāng)配置，可針對(duì)這些條件進(jìn)行壓力測(cè)試，涵蓋各種溫度和工藝條件，在各種商用平臺(tái)上進(jìn)行數(shù)十萬(wàn)次測(cè)試。除了 8 通道擴(kuò)展卡，我們還構(gòu)建了 U.2 規(guī)格的擴(kuò)展卡，可以將其輕松插入機(jī)架安裝的系統(tǒng)中進(jìn)行測(cè)試。通過(guò)在以上條件下的詳盡測(cè)試，我們可以胸有成竹地向 Cadence IP 解決方案的采用者保證其應(yīng)用將平穩(wěn)運(yùn)行。

目前，PCIe 6.0 規(guī)范也已于2022年初由 PCI-SIG 發(fā)布。PCIe 6.0 具有64GT/s 的原始數(shù)據(jù)速率，通過(guò) x16 配置，最高可達(dá) 256GB/s，并利用業(yè)界現(xiàn)有的 PAM4 技術(shù)。如欲了解 PCIe 6.0 的詳細(xì)內(nèi)容，歡迎閱讀文章《行業(yè)洞察 I PCIe 6.0 標(biāo)準(zhǔn)與 Cadence 的實(shí)施方法》。

在設(shè)計(jì) PCIe 6.0 時(shí)，信號(hào)完整性問(wèn)題格外重要。因?yàn)镻CIe 通道并不是隔離的，并且通道的走線與附近的所有導(dǎo)電結(jié)構(gòu)都會(huì)產(chǎn)生電耦合。這就意味著數(shù)學(xué)模型、2D 仿真和近似值通常都太不準(zhǔn)確，無(wú)法正確預(yù)測(cè)寄生值以滿足 PCIe 6.0 代標(biāo)準(zhǔn)的要求。

Cadence Clarity 3D Solver 使用了真正的整體的 3D 電磁場(chǎng)求解器，專門為適應(yīng)大型 PCB 結(jié)構(gòu)的仿真而構(gòu)建。具有足夠高的精度和速度來(lái)捕獲小尺寸的 3D 電磁求解器甚至可以用于提供 IC 封裝和 PCB 走線的電磁仿真。與將通過(guò)不同 IC 和 PCB 寄生提取方法得到的結(jié)果級(jí)聯(lián)在一起相比，這種方法能夠更加精確和完整地展現(xiàn)寄生行為和通道特性。

與近似值和簡(jiǎn)化模型相比，擁有足夠容量的精確 3D 仿真工具可以生成與 PCIe 通道特性的實(shí)驗(yàn)數(shù)據(jù)更好匹配的模型。

同時(shí)，使用 Clarity 3D Solver 生成的模型與實(shí)驗(yàn)室的測(cè)量結(jié)果會(huì)更為接近，并且可以直接導(dǎo)入到行業(yè)標(biāo)準(zhǔn)電路仿真器（例如 Cadence Sigrity SystemSI）中，以實(shí)現(xiàn)實(shí)際測(cè)量和仿真之間極高的相關(guān)性。這對(duì) PCIe 的合規(guī)性和互操作性測(cè)試尤具價(jià)值，可以幫助設(shè)計(jì)在電氣測(cè)試（包括平臺(tái)和內(nèi)插卡發(fā)射器和接收器特性測(cè)試）中獲得關(guān)鍵性優(yōu)勢(shì)，增強(qiáng)設(shè)計(jì)人員首次測(cè)試即可通過(guò)的信心。