超低噪聲時鐘調(diào)節(jié)器介紹

全芯時代，國產(chǎn)好芯不定期推薦。今日為大家介紹一款國產(chǎn)超低噪聲時鐘調(diào)節(jié)器，pin to pin替代TI的LMK04828

一、概述

該芯片是高性能時鐘調(diào)節(jié)器，支持JEDEC JESD204B。當使用設(shè)備和SYSREF時鐘時，PLL2的14個時鐘輸出可配置去驅(qū)動7個JESD204B轉(zhuǎn)換器或其他邏輯設(shè)備。

SYSREF可以使用直流和交流耦合來提供，不僅限于JESD204B應(yīng)用。14個輸出均可單獨配置為傳統(tǒng)高性能時鐘系統(tǒng)輸出。

該芯片具有高性能與功耗平衡以及雙VCO，動態(tài)數(shù)字延遲， 信號丟失保持特性，是提供靈活的高性能時鐘樹的理想選擇。

二、主要性能

1.支持JEDECJESD204B

2.超低RMS抖動

76fs RMS Jitter (10kHz到20MHz) -162dBc/Hz@245.76 MHz

3.PLL2可提供多達14路差分時鐘

最多7個SYSREEF時鐘 時鐘最大輸出頻率3.1GHz 支持LVPECL,LVDS,HSDS,LVPECL等輸出接口

4.模式:雙PLL,單PLL,時鐘分布

5.PLL1提供一個VCXO/Crystal緩沖輸出，支持LVPECL,LVDS,2路LVCMOS等輸出接口

6.PLL1

3個備用的輸入時鐘

自動或者人工切換模式

無中斷切換和LOS

集成低噪聲的晶體振蕩電路

具有輸入時鐘丟失的保持模式

7.PLL2

相位檢測速率:=<155MHz?

2路集成低噪聲VCO

8.占空比50%輸出分配為1到32整數(shù)分頻

9.23ps步進模擬延遲，QFN-64封裝

10.工作溫度:-40°C到85°C，工作電壓:3.15V到3.45V

三、應(yīng)用場景

1. 無線基礎(chǔ)設(shè)施??

2.數(shù)據(jù)交換時鐘

3.網(wǎng)絡(luò)，SONET/SDH,DSLAM

4. 醫(yī)療/視頻

5.測量