STA-0.靜態(tài)時序分析概述

靜態(tài)時序分析（Static Timing Analysis, 以下統(tǒng)一簡稱 STA ）是驗(yàn)證數(shù)字集成電路時序是否合格的一種方法，其中需要進(jìn)行大量的數(shù)字計(jì)算，需要依靠工具進(jìn)行，但是我們必須了解其中的原理。

在綜合工具（DC/Genus 等），布局布線工具（ICC2/Innovus 等），時序分析工具（PrimeTime/Tempus 等）中都嵌入了不同的STA引擎，這些引擎往往在時間和精度方面有一些折衷，但是目的就是以盡量小的誤差去模擬物理器件和繞線的SPICE模型，從而更接近芯片生產(chǎn)出來后真實(shí)的性能。

為了更好地理解STA，有必要提一下時序仿真，它是另外一種驗(yàn)證數(shù)字集成電路時序是否合格的方法。下面用一張表來對比一下這兩者之間的區(qū)別:

• 第一點(diǎn)是激勵波形，STA是不需要的激勵波形的，但是需要SDC（Synopsys Design Constraint，時序約束），后續(xù)的文章會具體介紹SDC的內(nèi)容， 而時序仿真時嚴(yán)重依賴激勵波形的；
• 第二點(diǎn)是完整度，STA能夠?qū)?a href="http://srfitnesspt.com/v/tag/8791/" target="_blank">數(shù)字電路中所有的時序路徑進(jìn)行全面的檢查，而時序仿真在覆蓋率上有一定限制；
• 第三點(diǎn)是效率，STA的比較簡單，速度更快，而生成仿真需要的激勵，建立仿真環(huán)境可能費(fèi)時費(fèi)力；
• 第四點(diǎn)是魯棒性，STA能夠考慮到電路中串?dāng)_噪聲以及OCV（On Chip Violation, 片上偏差）的影響，提高芯片制成后的良率，而時序仿真做不到這一點(diǎn)。

既然，STA在數(shù)字集成電路中如此不可或缺，那具體是由哪些人負(fù)責(zé)，又是做什么具體的工作呢？關(guān)于這個問題，在不同的公司各有不同，但是負(fù)責(zé)STA的人一般都會同時負(fù)責(zé)綜合，生成SDC，標(biāo)準(zhǔn)單元工藝庫的選擇，時序簽核（Timing Signoff）及相關(guān)標(biāo)準(zhǔn)的制定等等。他們需要對設(shè)計(jì)有一定了解，更加需要對工藝的時序特性有全面地掌握，在系統(tǒng)性能指標(biāo)的定義時需要提供參考意見。作為芯片時序性能檢查的最后的把關(guān)人，需要一定經(jīng)驗(yàn)的積累，同時也需要敏銳發(fā)現(xiàn)并解決潛在新問題的能力。

當(dāng)然，STA也有它的局限性，需要通過仿真進(jìn)行交叉驗(yàn)證。下面簡單列舉幾個方面：

• STA針對的是數(shù)字電路，和模擬電路相關(guān)的路徑無法通過STA驗(yàn)證
• 數(shù)字電路中產(chǎn)生的不定態(tài)在STA不會驗(yàn)證，這個需要通過仿真進(jìn)行仔細(xì)檢查確認(rèn)
• 電路中不同狀態(tài)機(jī)之間的同步需求不能通過STA來驗(yàn)證
• 對時鐘生成電路的驗(yàn)證無法通過STA完成
• 時序約束中會有例外情況，需要人工處理