GSPS ADC擔(dān)綱，兩大特性定制雷達(dá)系統(tǒng)“瘦身計(jì)劃”

現(xiàn)代高級(jí)雷達(dá)系統(tǒng)正在受到多方面的挑戰(zhàn)——頻率分配上的最新變化導(dǎo)致許多雷達(dá)系統(tǒng)的工作頻率非常接近通信基礎(chǔ)設(shè)施和其他頻譜要求極高的系統(tǒng)。

未來(lái)，頻譜擁塞狀況預(yù)期會(huì)更嚴(yán)重問(wèn)題將惡化到雷達(dá)系統(tǒng)需要在運(yùn)行時(shí)進(jìn)行調(diào)整以適應(yīng)環(huán)境和運(yùn)行要求，這使得雷達(dá)系統(tǒng)需要向認(rèn)知化和數(shù)字化發(fā)展。

更多數(shù)字信號(hào)處理的需求推動(dòng)雷達(dá)信號(hào)鏈要盡早向數(shù)字化過(guò)渡，使得ADC更靠近天線(xiàn)，這進(jìn)而又會(huì)帶來(lái)若干具挑戰(zhàn)性的系統(tǒng)層面難題。為了更深入地討論這個(gè)問(wèn)題，圖1顯示了目前典型的X波段雷達(dá)系統(tǒng)的高層次概略圖。該系統(tǒng)通常使用兩個(gè)模擬混頻級(jí)。第一級(jí)將脈沖式雷達(dá)回波混頻至約1 GHz頻率，第二級(jí)混頻至100至200 MHz的中頻(IF)，以便能夠利用200 MSPS或更低的模數(shù)轉(zhuǎn)換器對(duì)信號(hào)進(jìn)行12位或更高分辨率的采樣。

圖1. 使用第一和第二中頻(IF)的雷達(dá)接收機(jī)架構(gòu)示例

在該架構(gòu)中，頻率捷變和脈沖壓縮等功能可在模擬域中實(shí)現(xiàn)，這可能需要對(duì)信號(hào)處理進(jìn)行一些更改和調(diào)整，但大體而言，系統(tǒng)功能受限于數(shù)字化速率。應(yīng)當(dāng)注意，即使以200 MSPS的數(shù)據(jù)速率進(jìn)行采樣，雷達(dá)處理也能向前跨進(jìn)一大步，但我們正在向新的階段突破，步子必須再邁大一點(diǎn)，實(shí)現(xiàn)全數(shù)字化雷達(dá)。

挑戰(zhàn)

近年來(lái)，每秒千兆采樣(GSPS) ADC已將系統(tǒng)中的數(shù)字化點(diǎn)推進(jìn)到第一混頻級(jí)之后，使得數(shù)字化轉(zhuǎn)變更接近天線(xiàn)。模擬帶寬超過(guò)1.5 GHz的GSPS轉(zhuǎn)換器已然能夠支持第一中頻的數(shù)字化，但在許多情況下，當(dāng)前GSPSADC的性能限制了這種解決方案的接受程度，因?yàn)槠骷木€(xiàn)性度和噪聲頻譜密度不滿(mǎn)足系統(tǒng)要求。

另外，高速ADC與數(shù)字信號(hào)處理平臺(tái)(通常是FPGA)之間的數(shù)據(jù)移動(dòng)，直到最近還是以并行低壓差分信號(hào)(LVDS)接口為主要途徑。然而，使用LVDS數(shù)據(jù)總線(xiàn)從轉(zhuǎn)換器輸出數(shù)據(jù)會(huì)帶來(lái)一些技術(shù)難題，因?yàn)閱螚lLVDS總線(xiàn)所需的工作速率將遠(yuǎn)遠(yuǎn)超過(guò)IEEE標(biāo)準(zhǔn)的最大速率以及FPGA的處理能力。為了解決這個(gè)問(wèn)題，輸出數(shù)據(jù)需要解復(fù)用到兩條或(更一般地)四條LVDS總線(xiàn)，以便降低每條總線(xiàn)的數(shù)據(jù)速率。

例如，采樣速率超過(guò)2 GSPS的10位ADC通常將需要對(duì)輸出進(jìn)行4倍解復(fù)用，LVDS總線(xiàn)寬度將達(dá)40位。而許多雷達(dá)系統(tǒng)，尤其是相控陣，會(huì)采用多個(gè)GSPS ADC，如此多的通道需要布線(xiàn)和長(zhǎng)度匹配，硬件開(kāi)發(fā)很快就會(huì)變得無(wú)法管理，更不用說(shuō)互連所需的FPGA引腳數(shù)量！

新型GSPS ADC不僅能克服現(xiàn)有挑戰(zhàn)，而且可進(jìn)一步優(yōu)化系統(tǒng)。為使數(shù)字化更接近天線(xiàn)，此類(lèi)轉(zhuǎn)換器提供無(wú)與倫比的線(xiàn)性度和3 GHz以上的模擬帶寬，支持L波段和大部分S波段的欠采樣。這樣，在這些波段內(nèi)就可以直接進(jìn)行RF采樣，而無(wú)需混頻器級(jí)，器件數(shù)量和系統(tǒng)尺寸得以縮減。更高頻率的系統(tǒng)也能使用更高中頻，從而可以減少混頻級(jí)和濾波器的數(shù)量，并且由于能夠使用寬范圍的中頻，頻率規(guī)劃選項(xiàng)得以增加。

更高的線(xiàn)性度和更低的噪聲頻譜密度使此類(lèi)新器件能夠用于下一代雷達(dá)系統(tǒng)。隨著頻譜密度提高，必須提供更高的動(dòng)態(tài)范圍才能管理雷達(dá)回波頻率附近的阻塞或干擾信號(hào)。

最新的GSPS ADC能夠提供75 dBc以上的SFDR，比最近十年面市的器件高出近20 dBc。與新近的通信基礎(chǔ)設(shè)施頻率分配相競(jìng)爭(zhēng)時(shí)，這一跨越式進(jìn)步顯得更加重要。

解決方案

模擬帶寬、線(xiàn)性度和噪聲方面的改善可以被看作是器件制造商的下一步邏輯發(fā)展。不過(guò)，新型GSPS ADC的兩個(gè)新增特性可為系統(tǒng)設(shè)計(jì)師帶來(lái)更大的便利，有可能會(huì)提高這些器件在未來(lái)系統(tǒng)中的接受程度：

JESD204B數(shù)據(jù)鏈路接口；

轉(zhuǎn)換器中嵌入的DSP功能，這對(duì)系統(tǒng)設(shè)計(jì)師非常有利，并且可以節(jié)省功耗。

JESD204B數(shù)據(jù)鏈路接口優(yōu)勢(shì)

若干高速ADC最近已引入JESD204B數(shù)據(jù)鏈路，但它對(duì)GSPS轉(zhuǎn)換器最有好處，因?yàn)長(zhǎng)VDS接口已很難滿(mǎn)足系統(tǒng)需求。JESD204B是一種高速串行標(biāo)準(zhǔn)，支持利用更少數(shù)量的差分互連(FPGA引腳)實(shí)現(xiàn)高速ADC與FPGA或其他處理器之間的數(shù)據(jù)傳輸。它是一種開(kāi)銷(xiāo)非常低的協(xié)議，基于8b10b編碼方案，支持高達(dá)12.5 Gbps的波特率。

下面以ADI的新型2.0 GSPS、12位轉(zhuǎn)換器AD9625為例來(lái)討論其優(yōu)勢(shì)。該轉(zhuǎn)換器的輸出數(shù)據(jù)速率是24 Gbps。假設(shè)LVDS數(shù)據(jù)總線(xiàn)的最高速率是1Gbps，并且忽略數(shù)據(jù)包裝問(wèn)題，那么將需要24個(gè)LVDS對(duì)才能支持此接口，硬件布線(xiàn)時(shí)，所有對(duì)的PCB走線(xiàn)長(zhǎng)度都需要匹配。若采用最大波特率為6.25 Gbps的JESD204B，則只需要6條JESD204B鏈路就能支持此轉(zhuǎn)換器的輸出。圖2清楚顯示了其優(yōu)勢(shì)，AD9625與FPGA之間僅需布設(shè)8條JESD204B通道即可支持全數(shù)據(jù)速率2.0 GSPS。

圖2. 采用JESD204B的GSPS FPGA夾層卡(FMC) PCB布線(xiàn)

此外，當(dāng)使用多條JESD204B通道時(shí)，PCB走線(xiàn)長(zhǎng)度匹配的要求大幅放松，因?yàn)闃?biāo)準(zhǔn)僅要求通道間對(duì)齊精度達(dá)到920 ps，各JESD204B通道的路徑延遲允許存在較大的差異。JESD204標(biāo)準(zhǔn)的最新“B”版還支持確定性延遲，可以計(jì)算離開(kāi)高速ADC的數(shù)據(jù)與到達(dá)FPGA的數(shù)據(jù)之間的延遲。如果該延遲時(shí)間可以確定，那么就可以在數(shù)字后處理中予以補(bǔ)償，使數(shù)據(jù)流重新對(duì)齊并同步，這是采用GSPS轉(zhuǎn)換器的相控陣和波束成形系統(tǒng)的關(guān)鍵要求。

JESD204B對(duì)硬件設(shè)計(jì)師特別有利，但新型高速ADC的最大好處可能是增加了數(shù)字信號(hào)處理。AD9625等新一代GSPS轉(zhuǎn)換器基于65 nm或更小幾何尺寸的CMOS工藝，能夠以非常高的數(shù)據(jù)速率支持各種各樣的數(shù)字信號(hào)處理。近期而言，高速ADC將嵌入運(yùn)行時(shí)可選的數(shù)字降頻轉(zhuǎn)換器(DDC)，如圖3所示。

轉(zhuǎn)換器中嵌入的DSP功能

雷達(dá)波形帶寬因應(yīng)用不同而有很大差異，例如，某些合成孔徑成像雷達(dá)波形需要數(shù)百M(fèi)Hz的帶寬，而跟蹤雷達(dá)使用的波形帶寬可能只有數(shù)十MHz或更少。過(guò)去，若GSPSADC更靠近天線(xiàn)，則意味著在某些情況下會(huì)有大量不需要的帶寬被傳輸?shù)紽PGA或處理器。在現(xiàn)代FPGA和高速ADC中，如果不是大部分，也有相當(dāng)一部分功耗與器件的接口相關(guān)，因此，毫無(wú)用處地傳輸大量不需要的帶寬會(huì)提高系統(tǒng)功耗。在未來(lái)的多模式雷達(dá)中，動(dòng)態(tài)使能DDC的能力將是一大優(yōu)勢(shì)，可減輕FPGA的復(fù)雜處理負(fù)荷。

圖3. 帶嵌入式DSP的新型GSPS ADCMS-2670

DDC集數(shù)字數(shù)控振蕩器(NCO)和抽取濾波器于一體，能夠在高速ADC的奈奎斯特頻段內(nèi)選擇信號(hào)帶寬和信號(hào)位置，僅將需要的適當(dāng)數(shù)據(jù)傳輸給信號(hào)處理器件。例如，考慮一個(gè)在800 MHz的中頻使用30 MHz帶寬波形的雷達(dá)。如果用一個(gè)ADC以2.0 GSPS的采樣速率進(jìn)行12位分辨率的采樣，則數(shù)據(jù)輸出帶寬將是1000 MHz，遠(yuǎn)遠(yuǎn)超過(guò)信號(hào)帶寬，轉(zhuǎn)換器的輸出數(shù)據(jù)速率將達(dá)3.0 GB/s。如果利用DDC以16倍的比率抽取數(shù)據(jù)，則不僅能進(jìn)一步降低噪聲，而且輸出數(shù)據(jù)速率降至625 MB/s以下，這樣只需使用一條JESD204B通道就能傳輸數(shù)據(jù)。整體系統(tǒng)的功耗需求將因此而大幅降低。由于可根據(jù)需要?jiǎng)討B(tài)配置DDC或予以旁路，新型高速ADC可在不同模式之間切換，以便支持針對(duì)功耗和機(jī)具進(jìn)行優(yōu)化的解決方案，并且?guī)椭鷮?shí)現(xiàn)認(rèn)知式雷達(dá)應(yīng)用所需的特性集合。

結(jié)論

AD9625等新型GSPS ADC為雷達(dá)系統(tǒng)架構(gòu)師提供了多種重要的選項(xiàng)，其模擬帶寬和采樣速率有助于減少器件數(shù)量或進(jìn)行直接RF采樣。JESD204B接口和嵌入式DSP選項(xiàng)使得設(shè)計(jì)師獲取這些優(yōu)勢(shì)再也不需要付出提高功耗和板復(fù)雜度的代價(jià)。動(dòng)態(tài)配置高速ADC的能力可實(shí)現(xiàn)多功能支持，滿(mǎn)足創(chuàng)建全數(shù)字式認(rèn)知雷達(dá)系統(tǒng)的需求。