新研究：將ITO從顯示器移至芯片

銦化合物（Indium compounds ）在3D存儲(chǔ)器計(jì)算和射頻集成方面顯示出巨大的潛力，但還需要更多的研究。

研究人員繼續(xù)在3D設(shè)備集成方面取得進(jìn)展，特別是與銦錫氧化物（ITO）有關(guān)，這種物質(zhì)在顯示制造中得到了廣泛的應(yīng)用。近期的研究表明，摻雜錫、鎵或鋅組合的不同的銦氧化物化合物可能會(huì)提高晶體管的特性，如高載流子遷移率和穩(wěn)定的閾值電壓。但氧化物空位控制仍然是可靠的設(shè)備集成、BEOL金屬化和CMP工藝的關(guān)鍵。

3D在FEOL、BEOL和封裝中

單片3D集成描述了在單塊硅片上“就地”建造兩層或更多設(shè)備層的過程。這種3D的使用與3D封裝概念形成對(duì)比，3D封裝概念是在一個(gè)封裝中組合幾個(gè)完成的芯片，使用設(shè)備層分別制造然后再組合的層轉(zhuǎn)移技術(shù)。不同的方法都?xì)w于“單片”之下，具體取決于特定設(shè)備的需求。單片集成也不排除在轉(zhuǎn)移層下使用不同的基板。

例如，CFETs首先在FEOL中堆疊基于硅或SiGe的PMOS和NMOS設(shè)備層，然后進(jìn)行任何互連金屬化。層轉(zhuǎn)移通常用于組合CFETs中的不同層。CFETs減少了一對(duì)互補(bǔ)晶體管的占地面積，增加了整體晶體管密度。

但是，3D集成還可以用來縮小電路相關(guān)部分之間的距離，減少互連路徑的電阻，并提高整體速度。例如，常被提議作為解決內(nèi)存帶寬瓶頸問題的方案的存儲(chǔ)器計(jì)算模塊，可能被直接放置在主CPU邏輯之上。射頻設(shè)備本身并不需要積極的縮放，但可以從3D集成提供的較短的電路路徑中受益。

在這些存儲(chǔ)器計(jì)算和射頻集成應(yīng)用中，這些設(shè)備是BEOL流程的一部分，因此面臨嚴(yán)格的熱限制。為了防止銅擴(kuò)散，處理溫度不能超過400°C。研究人員提議使用碳納米管和2D半導(dǎo)體，但這些技術(shù)仍然相對(duì)不成熟。

然而，銦氧化物半導(dǎo)體相對(duì)成熟，今天在顯示應(yīng)用中得到了廣泛的使用。這些銦氧化物半導(dǎo)體可能包括錫（Sn）、鎵和/或鋅摻雜物。這些層通常通過濺射（物理氣相沉積）沉積，因?yàn)檫@個(gè)過程容易達(dá)到所需的低處理溫度。

將ITO從顯示器移至芯片

銦錫氧化物（ITO）可能是最成熟的基于銦的半導(dǎo)體，擁有幾十年的顯示行業(yè)制造歷史。在最近的VLSI技術(shù)研討會(huì)上，Yuye Kang及其在新加坡國(guó)立大學(xué)的同事調(diào)查了設(shè)備性能指標(biāo)與通道厚度之間的關(guān)系。他們將ITO濺射到準(zhǔn)備好的帶有鎢背門和氟化鉿柵極介質(zhì)的基板上。使用3.5 nm的ITO通道和提高的ITO源和漏電極，他們似乎穩(wěn)定了有效載流子遷移率為72cm2/V-sec。

盡管按照硅標(biāo)準(zhǔn)，該載流子遷移率較低，但 72cm2/V-sec 明顯優(yōu)于之前報(bào)告的ITO器件的值。進(jìn)一步將溝道厚度減小至2nm改善了亞閾值擺幅和閾值電壓，但器件遷移率惡化。

圖 1：測(cè)試結(jié)構(gòu)展示了 IGO、ITO 和 HfO2的共形 ALD ，可以鈍化氧空位，同時(shí)實(shí)現(xiàn)比濺射更深的結(jié)構(gòu)。來源：2023年VLSI研討會(huì)

眾所周知，界面散射會(huì)降低非常薄的半導(dǎo)體通道（包括硅通道）的遷移率。在銦基氧化物中，氧空位還會(huì)導(dǎo)致遷移率下降和閾值電壓不穩(wěn)定。東京大學(xué)的 Kaito Hikake 及其同事在研究氧化銦鎵 (IGO) 時(shí)提出，環(huán)境中的氧氣也可以擴(kuò)散到通道中，從而形成深層陷阱。控制氧含量和鈍化與氧相關(guān)的缺陷是這些材料面臨的根本挑戰(zhàn)，研究人員正在采取幾種不同的方法。新加坡國(guó)立大學(xué)的一個(gè)獨(dú)立小組在 Sonu (Devi) Hooda 提出的工作中使用了 ITO/IGZO（氧化銦鎵鋅）異質(zhì)結(jié)構(gòu)。在他們的工作中，ITO 厚度控制溝道載流子濃度，補(bǔ)償氧缺陷。同時(shí)，異質(zhì)結(jié)構(gòu)避免了僅在 ITO 中出現(xiàn)的 SS 退化和閾值電壓偏移。有效移動(dòng)性，110 厘米處2/V-sec，優(yōu)于其他結(jié)果，而且重要的是，與通道厚度無關(guān)。

含有或不含鎵的氧化銦

Kaito Hikake 的小組重點(diǎn)研究了 In-Ga-Zn 三元相圖中的 In-Ga 部分。純氧化銦實(shí)現(xiàn)更高的遷移率；純氧化鎵允許更大的帶隙。介于兩者之間，氧化銦鎵 (IGO) 最大限度地提高了熱穩(wěn)定性。因此，雖然 IGO 在理論上非常有趣，但之前很少有關(guān)于實(shí)際設(shè)備的報(bào)道。

東京大學(xué)研究人員確定，In3Ga2Ox在遷移率、閾值電壓和穩(wěn)定性之間提供了最佳權(quán)衡。雖然可以通過濺射進(jìn)行沉積，但研究人員對(duì)垂直柱 FET 結(jié)構(gòu)特別感興趣，并因其保形性以及出色的厚度和成分控制而選擇了 ALD。通過交替GaOx和InOx子周期，他們定義了膜的組成。接下來，他們重復(fù)這種ALD異質(zhì)結(jié)構(gòu)沉積盡可能多的次數(shù)，以產(chǎn)生所需的總體厚度。

研究人員制造了帶有 ITO 柵極電極和氧化鉿柵極電介質(zhì)的單柵極和雙柵極器件。雙柵極器件比單柵極器件實(shí)現(xiàn)了更好的驅(qū)動(dòng)電流和遷移率，這顯然是由于頂部電介質(zhì)層對(duì)溝道的鈍化所致。具體地，使用臭氧(O3)源生長(zhǎng)的ALD HfO2穩(wěn)定了漏極電流和遷移率，而不改變閾值電壓。其他鈍化工藝，包括濺射 SiO2和使用 H2O氧源的 HfO2 ALD，導(dǎo)致強(qiáng)烈的負(fù)閾值電壓漂移。

最后，Zhuo Cheng Chang及其普渡大學(xué)的同事觀察到，鎵確實(shí)有助于穩(wěn)定這些器件，但相對(duì)于純 In2O3 ，仍然會(huì)降低電氣性能。他們將氧化銦中閾值電壓的不穩(wěn)定性歸咎于氧空位的產(chǎn)生在柵極偏壓應(yīng)力下，空位充當(dāng)淺施主。他們認(rèn)為，O2退火可以鈍化這些潛在的施主位點(diǎn)，而不會(huì)引入Zn或Ga摻雜的負(fù)面影響。

實(shí)用性和BEOL設(shè)備

這里討論的器件都無法與領(lǐng)先的CMOS競(jìng)爭(zhēng)。然而，它們與非晶硅（αSi）和其他可以使用低溫工藝的半導(dǎo)體處于同一區(qū)域。然而，無論具體材料如何，很明顯，基于銦的氧化物半導(dǎo)體在制造和使用過程中對(duì)氧濃度都極其敏感。實(shí)際器件的正確封裝對(duì)于在濕法清洗、CMP 以及晶體管制造和 BEOL 步驟之后的其他工藝步驟中保護(hù)它們至關(guān)重要。這些材料的靈活成分是否會(huì)成為一種優(yōu)勢(shì)，為工藝工程師提供多種方法來根據(jù)其特定需求優(yōu)化設(shè)備，還是成為一致、可靠行為的根本障礙，還有待觀察。

審核編輯：湯梓紅