FPGA的偽隨機數(shù)發(fā)生器學(xué)習(xí)介紹

今天是畫師本人第一次和各位大俠見面，執(zhí)筆繪畫FPGA江湖，本人寫了篇關(guān)于FPGA的偽隨機數(shù)發(fā)生器學(xué)習(xí)筆記，這里分享給大家，僅供參考。

基于FPGA的偽隨機數(shù)發(fā)生器

（附代碼）

1、概念

隨機數(shù)是專門的隨機試驗的結(jié)果，產(chǎn)生隨機數(shù)有多種不同的方法。這些方法被稱為隨機數(shù)生成器。隨機數(shù)最重要的特性是它在產(chǎn)生時后面的那個數(shù)與前面的那個數(shù)毫無關(guān)系。隨機數(shù)分為三類，分別是偽隨機數(shù)、密碼學(xué)安全的偽隨機數(shù)以及真隨機數(shù)。

本次設(shè)計為基于FPGA生成的偽隨機數(shù)發(fā)生器，什么是偽隨機數(shù)呢？統(tǒng)計學(xué)偽隨機性指的是在給定的隨機比特流樣本中，1的數(shù)量大致等于0的數(shù)量，同理，“10”“01”“00”“11”四者數(shù)量大致相等。類似的標(biāo)準(zhǔn)被稱為統(tǒng)計學(xué)隨機性。滿足這類要求的數(shù)字在人類“一眼看上去”是隨機的。

在實際應(yīng)用中往往使用偽隨機數(shù)就足夠了。這些數(shù)列是“似乎”隨機的數(shù)，實際上它們是通過一個固定的、可以重復(fù)的計算方法產(chǎn)生的。計算機或計算器產(chǎn)生的隨機數(shù)有很長的周期性。它們不真正地隨機，因為它們實際上是可以計算出來的，但是它們具有類似于隨機數(shù)的統(tǒng)計特征。這樣的發(fā)生器叫做偽隨機數(shù)發(fā)生器。

2、設(shè)計原理

本次設(shè)計采用線性反饋移位寄存器（Linear Feedback Shift Register, LFSR）來實現(xiàn)偽隨機數(shù)發(fā)生器。線性反饋移位寄存器是指，給定前一狀態(tài)的輸出，將該輸出的線性函數(shù)再用作輸入的移位寄存器。異或運算是最常見的單比特線性函數(shù)：對寄存器的某些位進(jìn)行異或操作后作為輸入，再對寄存器中的各比特進(jìn)行整體移位。

線性反饋移位寄存器通常由動態(tài)或靜態(tài)主從型觸發(fā)器構(gòu)成。反饋回路由異或門構(gòu)成。其特性通常由一個特征多項式表征。LFSR結(jié)構(gòu)如下圖所示：

圖1 LFSR結(jié)構(gòu)示意圖

對應(yīng)的特征多項式為：

Gm為多項式的系數(shù)，而多項式系數(shù)只能為1或0。

利用LFSR生成偽隨機數(shù)，需要給它一個隨機種子（seed），由于它是由N個觸發(fā)器和異或門組成，所以種子不能給全0，如果給的全0，將會陷入0的死循環(huán)一直出不來，就得不到我們想要的偽隨機數(shù)，在設(shè)計時，我們可以給一個任意不為0的數(shù)。

基于以上原理，我們使用本原多項式x^32+x^7+x^5+x^3+x^2+x+1來構(gòu)造最大周期的LFSR。

3、架構(gòu)設(shè)計

設(shè)計架構(gòu)如下圖：

將輸入時鐘命名為clk,復(fù)位信號命名為rst_n，輸入有效信號命名為ivalid，輸入的隨機種子命名為seed[31:0]，生成的隨機數(shù)命名為data[31:0]。

4、Verilog代碼實現(xiàn)

代碼中data <= seed部分也可以不需要，不用輸入有效信號以及隨機種子，直接初始化為非零值也可。如直接初始化為非零值，則仿真代碼只需進(jìn)行復(fù)位即可。

設(shè)計實現(xiàn)代碼如下：

5、仿真測試結(jié)果

仿真代碼如下：

本次仿真采用100M時鐘進(jìn)行，輸入種子為非零隨機數(shù)。

6、總結(jié)

以上是經(jīng)過學(xué)習(xí)，集合了各家所長得到的結(jié)果。由于想做一個32位的偽隨機數(shù)發(fā)生器，在網(wǎng)上找了各種資料，并沒有找到有規(guī)定的標(biāo)準(zhǔn)多項式，于是隨意定了一個。在實際運用當(dāng)中，如果有標(biāo)準(zhǔn)的多項式系數(shù)，可能得到了一個偽隨機數(shù)，就可以根據(jù)已知的特征式得出后面的結(jié)果，安全性也就大大降低了。

審核編輯：彭菁