模擬IC設(shè)計(jì)原理圖3：數(shù)字分頻器的原理和電路原理圖

2分頻器電路圖，其中DFF1是D Flip Flop，即D觸發(fā)器；右邊是輸入輸出信號(hào)圖

由于這篇文章有一定的技術(shù)含量，大家不一定能一口氣全讀完。因此先討論本來(lái)寫(xiě)在結(jié)尾的閑談。關(guān)于分頻器，就我目前的接觸主要是在時(shí)鐘綜合器、鎖相環(huán)等時(shí)鐘相關(guān)的模塊中看到分頻器，在FPGA等數(shù)字IC或者RFIC中也有用到分頻器。

為了了解分頻器的重要性，我們來(lái)看一個(gè)實(shí)例，石英晶振，通過(guò)這個(gè)例子，我們還能知道時(shí)鐘信號(hào)為什么被稱為時(shí)鐘信號(hào)了。

石英晶振是一種基于壓電效應(yīng)的振蕩器，壓電也就是說(shuō)施加在石英上的壓力會(huì)轉(zhuǎn)化成電壓，電壓會(huì)轉(zhuǎn)化成對(duì)石英的壓力。

通過(guò)這個(gè)特性，我們石英晶振接在一個(gè)反向放大電路后，石英晶振就會(huì)產(chǎn)生振蕩信號(hào)（關(guān)于震蕩信號(hào)的產(chǎn)生，我們會(huì)在之后的振蕩器章節(jié)再進(jìn)行系統(tǒng)地討論）。

（專業(yè)人士可能會(huì)想了解分?jǐn)?shù)分頻器，不過(guò)分?jǐn)?shù)分頻器一般是通過(guò)FPGA來(lái)實(shí)現(xiàn)，它是通過(guò)Verilog代碼綜合出電路；在這里我們由于當(dāng)前還沒(méi)學(xué)會(huì)Verilog綜合，因此沒(méi)有實(shí)際可供參考的模擬分?jǐn)?shù)分頻器電路來(lái)做研究，因此沒(méi)法通過(guò)模擬IC的方法直接搭建分?jǐn)?shù)分頻器。）

2分頻器電路圖，其中DFF1是D Flip Flop，即D觸發(fā)器；右邊是輸入輸出信號(hào)圖

分頻器的原理圖與輸入輸出信號(hào)對(duì)比圖

3. 任意整數(shù)N分頻器的構(gòu)建

有了真值表，我們就能得到卡諾圖如下：

進(jìn)一步計(jì)算出邏輯關(guān)系式：

或者可以省去與符號(hào)寫(xiě)成：

原理圖如下：

分頻器原理圖

分頻器仿真結(jié)果