前端工程師應該知道的一些layout技能

**1. **模擬與數(shù)字

數(shù)字電路中，可能會有上萬個互聯(lián)的反相器，而在模擬電路中卻看不到上萬個放大器。數(shù)字電路主要是優(yōu)化芯片的尺寸、密度、時序，模擬電路主要目標不是芯片的尺寸，而是電路的性能、匹配程度、速度等。當然，模擬電路在某種程度上面積仍然是一個問題，但不再是壓倒一切的問題，性能比尺寸更重要。

對于數(shù)字項目，到了一定程度，你可以躲到一個小房間去設計版圖。然而，模擬項目中，需要后端工程師與電路設計者不斷地交換意見，確保在所能選用的各種方案中，你的電路能達到最優(yōu)性能 。

**2. **襯底耦合

現(xiàn)代CMOS工藝大都采用重摻雜的p+襯底來減小閂鎖效應，但是，襯底的低電阻率會在電路中不同器件之間建立有害通路。所謂的“襯底耦合”效應已經(jīng)成為當今混合信號IC的一個嚴重問題 。

襯底耦合現(xiàn)象如圖1所示，（a）為包含襯底耦合的混合信號電路，（b）為器件的剖面圖，（c）為信號波形圖。M1的漏電流取決于V in -V TH1 ，VTH1隨襯底電壓的變化而變化，因此CK的每次躍變都影響了模擬輸出。

Fig1. 襯底耦合現(xiàn)象

為減小襯底耦合影響，可采用差分走線、增加保護環(huán)、阱隔離、拉大模擬數(shù)字模塊距離、增加decap電容、劃分電源和地平面等方法，具體方法見第3章。

**3. **常見問題

3.1 LDO IR Drop****問題

最近用某22nm工藝做了一個LDO，原理圖及l(fā)ayout如圖2所示，原理圖標注的顏色與layout布局標注的顏色對應。ldo_out前仿值為950mV@ tt corner，后仿（網(wǎng)表為r+c+cc）發(fā)現(xiàn)掉到了900mV，那么是什么原因造成了這50mV的壓降呢？為了解釋這個問題我做了以下工作。

Fig2. LDO原理圖及l(fā)ayout布局

首先我抽了一個c+cc的網(wǎng)表，仿真發(fā)現(xiàn)ldo_out也為950mV，說明是r的問題。這是底層功能模塊，頂層電源網(wǎng)絡還不夠完整，因此我首先懷疑的是電源或地上的IR Drop，在r+c+cc的后仿網(wǎng)表中電源和地都呈分布式，我打出所有電源和地的波形，沒有發(fā)現(xiàn)大的IR Drop，排除了電源地的問題。

我第二個懷疑的就是vref，因為vref是基準源過來的電壓，距離LDO較遠（近1000um），如果有小的IR Drop也會放大R2/R3+1倍到輸出。查找layout中vref label的位置發(fā)現(xiàn)打在了圖2右側黑色實線的頂端，而EA輸入端在黑色實線底端，黑色實線采用M6層金屬，寬度為1um，長度為392um。

查找工藝文檔發(fā)現(xiàn)各金屬線的方塊電阻如表1所示，可算出黑色實線的電阻為196Ω，R4=3.4kΩ，R2/R3=0.4，可得M6 IR Drop會導致ldo_out下降50mV，與仿真結果一致。實際layout中vref會加入電阻率較低的M9與M6并聯(lián)且M9的寬度為4um，這樣會解決IR Drop。將vref的lable移到靠近EA的輸入端，再次仿真發(fā)現(xiàn)電壓正常。

表1 各層金屬線的方塊電阻

3.2 LCVCO****電容陣列布局

圖3給出了4種LCVCO電容陣列的布局，那么哪種布局比較合理呢？要回答這個問題，首先要知道電感與線圈面積成正比，即面積越大，磁通量越大，因此電感臂不同抽頭處的感值不同（通過EM軟件可以驗證）。圖中Ctrl<4:0>是用于控制電容陣列的開關，圖3（d）多了一個譯碼電路，電容陣列開啟個數(shù)均帶有二進制權重。圖3（b）和（c）區(qū)別在于小電容（Ctrl<0>控制端）在電感線圈遠端還是近端，當電感較小時（如小于400pH），圖3（b）的布局方式不合理，因為此時電感線圈到Ctrl<0>的距離最遠，當只有Ctrl<0>打開時，電感最大，會減小頻率覆蓋范圍，正如圖3（c）的布局方式在參考文獻[3]中可以提高頻率覆蓋范圍（最大提高了46%）一樣。

此外，圖3（b）的布局方式由于小電容陣列Rs較大，等效Rp較?。ㄏ鄬Υ箅娙蓐嚵校?，更容易引起起振問題。圖3（c）和（d）區(qū)別不大，實際布局中圖3（a）、（c）、（d）都有可能用到，但很少用圖3（b）的布局方式，參考文獻[4]就采用圖3（a）所示的中心對稱結構。

（a） （b） （c） （d）

Fig3 LCVCO電容陣列布局

**3.3 **隔離

**3.3.1 **電源地的隔離

圖4給出了常見模數(shù)混合電路layout布局方式，模擬和數(shù)字電源往往要分開供電，即使無法分開也不要用底層金屬互聯(lián)，最好用頂層金屬或PAD以starrouting^[5]^的方式連接，正如圖4中的地線一樣。對于噪聲要求比較高的模擬電路NMOS需要用deep-nwell（圖中綠線）與襯底隔離。

Fig4. 模數(shù)混合電路layout布局方式

3.3.2電容與shield****隔離

圖5給出了電感的layout示意圖 ^[6]^ ，電感往往出現(xiàn)在性能要求比較高的電路中，為了減小襯底干擾及渦流需要在電感下方加入shield，shield一般用M1或poly層實現(xiàn)。電感周邊插滿decap電容，用于減小數(shù)字模塊的干擾。

Fig5. 電感隔離

3.4****鄰近效應

要保證所有導線都遠離電感，因為靠近電感的導線會影響電感量，電路設計人員的精妙設計可能會被這些導線破壞。許多經(jīng)驗法則指出了導線離電感的最小距離，有一些設計者認為要保證這個距離有5倍線寬 ^[7]^ ，如圖6所示。

Fig6. 導線和電感距離

圖7給出的SerDes架構中包含兩個PLL，文獻[8]指出兩個PLL至少間隔100um，中間區(qū)域要填滿decap電容并用guard ring隔離且不允許有任何數(shù)字電路，如PFD、CP等。

Fig7. SerDes架構

4.常用快捷鍵

·Shift+x（X）進入下一級視圖 ·Shift+b（B）返回上一級視圖

·Ctrl+f顯示上層等級 ·Shift+f顯示所有等級

·Shift+m（M）合并工具 ·Shift+k（K）清除所有標尺

·k標尺工具 ·Shift+s（S）查找/替換

·t查看版圖尺層次 ·r繪制矩形

·s拉伸工具 ·o進插入過孔