大算力時代下，跨越多工藝、多IP供應(yīng)商的3DIC也需要EDA支持

電子發(fā)燒友網(wǎng)報道（文/周凱揚）隨著摩爾定律越來越難以維系，晶體管擴展帶來的性能與成本優(yōu)勢逐漸減弱，半導(dǎo)體行業(yè)已經(jīng)面臨著新的拐點。Chiplet和3DIC集成的方案相較傳統(tǒng)的單片技術(shù)相比，占用空間更小、性能更高，也因此成了新的設(shè)計主流，席卷了AI、服務(wù)器與汽車芯片等市場。但新的設(shè)計方案除了需要新一代的die-to-die的接口IP、2.5D/3D的封裝技術(shù)外，也需要在EDA工具與工作流上做出創(chuàng)新。

西門子3D IC設(shè)計流工具

為了解決3DIC集成在設(shè)計工具上面臨的挑戰(zhàn)，西門子推出了3D IC設(shè)計流工具和IC封裝解決方案，用于開發(fā)先進的2.5D/3D IC異構(gòu)SIP設(shè)計。這套設(shè)計流工具包括3DIC架構(gòu)、設(shè)計、分析、測試和可靠性工作流。

其中3D IC架構(gòu)工作流使得3DIC在STCO架構(gòu)探索和預(yù)測分析上有了可能，系統(tǒng)和RTL設(shè)計師可以利用通用的連接IP模型庫，快速找到可行的設(shè)計架構(gòu)，比如Chiplet元件和標準D2D接口，在設(shè)計初期就能對PPA有個評估。

可靠性工作流則主要用于解決3DIC設(shè)計面臨的另外兩大挑戰(zhàn)，熱管理和機械應(yīng)力。盡管不少EDA設(shè)計工具都支持大規(guī)模的3D疊加，但仍需要考慮多芯片熱功率曲線、熱相互作用，以及堆疊芯片和硅中介層存在的潛在機械應(yīng)力問題?？煽啃怨ぷ髁魍ㄟ^協(xié)同仿真與優(yōu)化，來對熱管理和機械應(yīng)力進行分析，從而確保先進SiP設(shè)計達到目標質(zhì)量、良率和可靠性。

值得一提的是，西門子也在呼吁推出3DIC設(shè)計工具的一套標準，在將多供應(yīng)商的Chiplet集成到一個異構(gòu)封裝中去時，也需要Chiplet的供應(yīng)商提供給客戶一套標準化的設(shè)計模型，這樣才能確保其完美融入終端用戶的EDA工具設(shè)計流中，比如模擬Chiplet需要一個以Verilog-AMS實現(xiàn)的模擬功能模型。像臺積電的3Dblox，就屬于在早期提高設(shè)計效率的一套開放標準。

芯和半導(dǎo)體3DIC Chiplet先進封裝設(shè)計分析全流程EDA平臺

芯和半導(dǎo)體為國內(nèi)首家推出3DIC Chiplet先進封裝設(shè)計分析全流程EDA平臺的公司，集合了新思科技的3DIC Compiler這一2.5D/3D多裸晶芯片封裝協(xié)同設(shè)計與分析方案，以及Metis這一芯和半導(dǎo)體自研的2.5D/3DIC先進封裝EDA仿真方案等，提供了一套完整的3DIC設(shè)計、仿真和驗證方案，涵蓋了臺積電CoWoS-S/R/L、英特爾EMIB和三星I/H Cube等多工藝平臺。

其中3D Compiler提供了一個直觀的2D、3D界面，供設(shè)計者對集成數(shù)億晶體管的多裸晶2.5D/3D芯片進行系統(tǒng)集成，且支持臺積電、三星等主流晶圓代工廠的工藝/封裝文件格式。該工具涵蓋了HBM堆疊、異構(gòu)邏輯芯片堆疊以及邏輯芯片上的內(nèi)存堆疊等。

而Metis則可以跳過傳統(tǒng)建模工具的配置過程，通過考慮關(guān)鍵區(qū)域內(nèi)的物理環(huán)境來快速完成仿真設(shè)計的優(yōu)化，從而實現(xiàn)超大規(guī)模異構(gòu)封裝的高精度仿真需求。今年全新升級的Metis已經(jīng)全面支持了各種Interposer工藝，SI仿真在精度和效率上都實現(xiàn)了遙遙領(lǐng)先，同時新增了前仿真模板和金屬蝕刻腳功能。

寫在最后

隨著AI計算帶來的又一波新品潮，3D集成的芯片設(shè)計勢必會被更廣泛地應(yīng)用。以AMD為例，他們的3D集成不僅僅是用在了V-Cache上，同樣也將用于CPU、GPU和內(nèi)存的Chiplet架構(gòu)上。這也是為何AMD在即將發(fā)布的MI300系列加速器上，敢給出8倍AI性能和5倍能耗比的指標。為了支持更多這類設(shè)計的出現(xiàn)，而不再僅僅面向一小批具備先進開發(fā)經(jīng)驗的玩家，EDA廠商們也應(yīng)該盡快擁抱3D集成的設(shè)計。