Xilinx FPGA IP之Block Memory Generator AXI接口說(shuō)明

之前的文章對(duì)Block Memory Generator的原生接口做了說(shuō)明和仿真，本文對(duì)AXI接口進(jìn)行說(shuō)明。

如下圖所示，AXI4接口的BMG是基于原生接口進(jìn)行包裝的。有兩種可用的AXI4接口樣式:AXI4和AXI4- lite。

典型的應(yīng)用場(chǎng)景包括：

1、AXI4 Block Memories–Memory Slave Mode：內(nèi)存從屬模式下的AXI4塊MEM，如下圖所示。

2、AXI4-Lite Block Memories–Memory Slave Mode：內(nèi)存從屬模式下的AXI4-Lite塊MEM，如下圖所示。

3、AXI4 Block Memories–Peripheral Slave Mode：外設(shè)從屬模式下的AXI4塊MEM，如下圖所示。

4、AXI4-Lite Block Memories–Peripheral Slave Mode：外設(shè)從屬模式下的AXI4-Lite塊MEM，如下圖所示。

對(duì)于AXI4和AXI4-Lite接口的讀寫(xiě)，就是標(biāo)準(zhǔn)的AXI4協(xié)議，AXI4和AXI4-Lite的寫(xiě)操作如下圖所示。整個(gè)流程為：主端準(zhǔn)備好寫(xiě)地址（AXI4還有AWLEN、AWSIZE、AWSIZE、AWBURST信息）然后拉高AWVALID信號(hào)，當(dāng)AWREADY拉高后表示地址被接受。同時(shí)主端準(zhǔn)備好寫(xiě)數(shù)據(jù)并拉高AVALID信號(hào)（不用等待從端拉高AWREADY），當(dāng)WREADY拉高后表示數(shù)據(jù)被接受。在AXI4模式下，BURST的最后一個(gè)輸出傳輸時(shí)要拉高WLAST信號(hào)。最后從端返回響應(yīng)信號(hào)。詳細(xì)的依賴關(guān)系可參考FPGA IP之AXI4協(xié)議3_通道間的依賴關(guān)系。

AXI4和AXI4-Lite的讀操作如下圖所示。整個(gè)流程為：主端準(zhǔn)備好寫(xiě)地址（AXI4還有ARLEN、ARSIZE、ARBURST信息）然后拉高ARVALID信號(hào)，當(dāng)ARREADY拉高后表示地址被接受。同時(shí)從端準(zhǔn)備好寫(xiě)數(shù)據(jù)并拉高RVALID信號(hào)，當(dāng)RREADY拉高后表示數(shù)據(jù)被接受。在AXI4模式下，BURST的最后一個(gè)輸出傳輸時(shí)要拉高RLAST信號(hào)。最后從端返回響應(yīng)信號(hào)。詳細(xì)的依賴關(guān)系可參考FPGA IP之AXI4協(xié)議3_通道間的依賴關(guān)系

當(dāng)然AXI4接口除了支持上圖中的Incremental Burst（增量突發(fā)）模式外，還支持Wrap Burst、Narrow Transactions 、Unaligned Transactions 模式，這些僅是接口方式的差異，主要是對(duì)AXI4協(xié)議的支持上，和Block Memory關(guān)系不大，這里不再詳細(xì)描述。