DDR1/2/3數(shù)據(jù)預(yù)取技術(shù)原理詳解

計算公式

理論帶寬 = 內(nèi)存核心頻率 * 內(nèi)存總線位數(shù) * 倍增系數(shù)

理論帶寬 = 數(shù)據(jù)傳輸率 * 內(nèi)存總線位數(shù)

引出：

DDR核心頻率、時鐘頻率、數(shù)據(jù)傳輸率

核心頻率：等價于芯片上的時鐘針腳的頻率，是DDR的工作頻率

時鐘頻率：可通過倍頻技術(shù)升級的核心頻率。時鐘頻率可以理解為IO Buffer的實際工作頻率，DDR2中時鐘頻率為核心頻率的2倍，DDR3 DDR4中時鐘頻率為核心頻率的4倍。

數(shù)據(jù)傳輸率：指數(shù)據(jù)被傳輸?shù)念l率，DDR是雙沿傳輸，因此可以認(rèn)為數(shù)據(jù)傳輸率是時鐘頻率的2倍，為核心頻率乘以倍增系數(shù)(預(yù)期系數(shù))。

近年來內(nèi)存的頻率雖然在成倍增長，可實際上真正存儲單元的頻率一直在133MHz-200MHz之間徘徊，這是因為電容的刷新頻率受制于制造工藝而很難取得突破。

倍增系數(shù)

倍增系數(shù)可以認(rèn)為是perfetch，也可以認(rèn)為是數(shù)據(jù)傳輸率/核心頻率

內(nèi)存總線位數(shù)

內(nèi)存總線位數(shù) = Rank個數(shù) * 一個Rank內(nèi)的chip個數(shù) * 每個chip內(nèi)的IO位寬

預(yù)取 prefetch

在一個時鐘周期內(nèi)，同時將相鄰列地址的數(shù)據(jù)一起取出來

DDR的傳輸速度越來越快，由兩部分協(xié)同實現(xiàn)。一是通過prefetch技術(shù)使得每次從存儲顆粒中傳輸數(shù)據(jù)到IO Buffer的數(shù)據(jù)量變大（DDR:2 / DDR2:4 / DDR3:8 / DDR4:8 / DDR5:16）；二是通過倍頻和雙沿觸發(fā)來使得IO Buffer的傳輸能力達(dá)到提升。

那么，內(nèi)存IO頻率為什么能達(dá)到數(shù)倍于核心頻率呢？

相信很多人都知道，DDR1/2/3內(nèi)存最關(guān)鍵的技術(shù)就是分別采用了2/4/8bit數(shù)據(jù)預(yù)取技術(shù)（Prefetch），由此得以將帶寬翻倍，與此同時I/O控制器也必須做相應(yīng)的改進。

● DDR1/2/3數(shù)據(jù)預(yù)取技術(shù)原理：

預(yù)取，顧名思義就是預(yù)先/提前存取數(shù)據(jù)，也就是說在I/O控制器發(fā)出請求之前，存儲單元已經(jīng)事先準(zhǔn)備好了2/4/8bit數(shù)據(jù)。簡單來說這就是把并行傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)流，我們可以把它認(rèn)為是存儲單元內(nèi)部的Raid/多通道技術(shù)，可以說是以電容矩陣為單位的。

內(nèi)存數(shù)據(jù)預(yù)取技術(shù)示意圖：并行轉(zhuǎn)串行

這種存儲陣列內(nèi)部的實際位寬較大，但是數(shù)據(jù)輸出位寬卻比較小的設(shè)計，就是所謂的數(shù)據(jù)預(yù)取技術(shù)，它可以讓內(nèi)存的數(shù)據(jù)傳輸頻率倍增。試想如果我們把一條細(xì)水管安裝在粗水管之上，那么水流的噴射速度就會翻幾倍。

明白了數(shù)據(jù)預(yù)取技術(shù)的原理之后，再來看看DDR1/2/3內(nèi)存的定義，以及三種頻率之間的關(guān)系，就豁然開朗了：

● SDRAM（Synchronous DRAM）：同步動態(tài)隨機存儲器

之所以被稱為“同步”，因為SDR內(nèi)存的存儲單元頻率、I/O頻率及數(shù)據(jù)傳輸率都是相同的，比如經(jīng)典的PC133，三種頻率都是133MHz。

SDR在一個時鐘周期內(nèi)只能讀/寫一次，只在時鐘上升期讀/寫數(shù)據(jù)，當(dāng)同時需要讀取和寫入時，就得等待其中一個動作完成之后才能繼續(xù)進行下一個動作。

● DDR（Double Date Rate SDRAM）：雙倍速率同步動態(tài)隨機存儲器

雙倍是指在一個時鐘周期內(nèi)傳輸兩次數(shù)據(jù)，在時鐘的上升期和下降期各傳輸一次數(shù)據(jù)(通過差分時鐘技術(shù)實現(xiàn))，在存儲陣列頻率不變的情況下，數(shù)據(jù)傳輸率達(dá)到了SDR的兩倍，此時就需要I/O從存儲陣列中預(yù)取2bit數(shù)據(jù)，因此I/O的工作頻率是存儲陣列頻率的兩倍。

注：因為在出口處的流量增大了，所以入口的流量也要相應(yīng)的增大。所以有了2bit預(yù)取技術(shù)。

DQ頻率和I/O頻率是相同的，因為DQ在時鐘上升和下降研能傳輸兩次數(shù)據(jù)，也是兩倍于存儲陣列的頻率。

● DDR2（DDR 2 SDRAM）：第二代雙倍速率同步動態(tài)隨機存儲器

DDR2在DDR1的基礎(chǔ)上，數(shù)據(jù)預(yù)取位數(shù)從2bit擴充至4bit，此時上下行同時傳輸數(shù)據(jù)（雙倍）已經(jīng)滿足不了4bit預(yù)取的要求，因此I/O控制器頻率必須加倍。

注：因為入口處的流量增大了，所以出口處也要相應(yīng)的增大流量。增大出口處流量的方法就是增大IO控制器的頻率。

至此，在存儲單元頻率保持133-200MHz不變的情況下，DDR2的實際頻率達(dá)到了266-400MHz，而（等效）數(shù)據(jù)傳輸率達(dá)到了533-800MHz。

● DDR3（DDR 3 SDRAM）：第三代雙倍速率同步動態(tài)隨機存儲器

DDR3就更容易理解了，數(shù)據(jù)預(yù)取位數(shù)再次翻倍到8bit，同理I/O控制器頻率也加倍。此時，在存儲單元頻率保持133-200MHz不變的情況下，DDR3的實際頻率達(dá)到了533-800MHz，而（等效）數(shù)據(jù)傳輸率高達(dá)1066-1600MHz。

綜上可以看出，DDR1/2/3的發(fā)展是圍繞著數(shù)據(jù)預(yù)取而進行的，同時也給I/O控制器造成了不小的壓力，雖然存儲單元的工作頻率保持不變，但I/O頻率以級數(shù)增長，我們可以看到DDR3的I/O頻率已逼近1GHz大關(guān)，此時I/O頻率成為了新的瓶頸，如果繼續(xù)推出DDR4（注意不是GDDR4，兩者完全不是同一概念，后文會有詳細(xì)解釋）的話，將會受到很多未知因素的制約，必須等待更先進的工藝或者新解決方案的出現(xiàn)才有可能延續(xù)DDR的生命。

審核編輯：湯梓紅