AGM CPLD 應(yīng)用指南

AGM的部分料號(hào)跟Altera 硬件Pin to Pin兼容，映射關(guān)系表如下：
EPM240T100CxN—>AG256SL100(CPLD)
EPM240T100IxN---->AG256SL100(CPLD)
EPM570T100CxN—>AG576SL100(CPLD)
EPM570T100IxN---->AG576SL100(CPLD)
EPM570T144CxN—>AG576SL144(CPLD)
EPM570T144IxN---->AG576SL144(CPLD)

EP3C5E144—>AG6KL144
EP4CE6E22—>AG6KL144
EP3C5F256—>AG6KF256
EP4CE6F17—>AG6KF256
EP3C10E144—>AG10KL144
EP4CE10E22—>AG10KL144
EP3C10F256—>AG10KF256
EP4CE10F17—>AG10KF256
EP3C16F256—>AG16KF256
EP4CE15F17—>AG16KF256
Also for Lattice chip
ICE40LP1K-CM36, AGM also have Pin to Pin part " AG1KLPBGA36".
針對(duì)幾顆用量廣泛的CPLD料號(hào)，如AG256以及AG576系列，移植方法如下：
? 軟件流程選擇
Supra 共有 3 種開發(fā) Mode：Native 選項(xiàng)（AGM 自有 EDA 綜合工具），Synplicity 選項(xiàng)（第三方綜合工具，例如 Synplify，Mentor 等），Compatible 選項(xiàng)（兼容 Altera Quartus II 的綜合工具）。
文檔中的 Supra 主要基于 Quartus II 綜合的設(shè)計(jì)流程，其它工具設(shè)計(jì)流程類似。
? AG576 IO
AG576SL100 的可用 IO 與 AG256SL100 一致，比 Altera EPM570T100 多 4 個(gè) IO，分別為：

如果 PCB 兼容 EPM570,39/88 接 3.3V 供電的話，有可能會(huì)使芯片輸入 IO 電流較大?？梢酝ㄟ^設(shè)置，使 AG576 的未用 IO 為三態(tài)模式。請(qǐng)?jiān)?EPM570 的原設(shè)計(jì)中設(shè)置 Unused Pin 選項(xiàng)為
AS input tri-stated with weak pull-up。如下圖：

如果希望利用 AG576 多的 4 個(gè) IO，可以在 asf 文件中加入對(duì)這 4 個(gè) pin 的分配，如：
set_location_assignment PIN_88 -to abc

? 安全位設(shè)置
AG256/576 安全位（SECURITY_BIT）可以使 CPLD 燒寫好后，無法讀取出內(nèi)部程序，只能擦除或覆蓋，從而實(shí)現(xiàn)用戶設(shè)計(jì)的安全性。
設(shè)置方法：
方法一：Quartus MAX II 工程中，選 Assignment-Device 菜單，點(diǎn) Device and Pin Options，選 General 類別，選中 Enables security bit support。重新編譯。運(yùn)行 Supra 轉(zhuǎn)換流程。
方法二：在 Supra 生成的 asf 文件中，加入一行：
set_global_assignment -name SECURITY_BIT “ON”

? PLL 的使用
AG576 內(nèi)部帶有 1 個(gè) PLL，可通過以下方法調(diào)用：
在 Supra 中進(jìn)入 Tools -> Create IP，選擇 PLL 或 Memory。
PLL 類型選擇 PLL，填寫輸入頻率（MHz），輸出頻率，相移等數(shù)據(jù)。
注意：PLL 的輸入時(shí)鐘應(yīng)是芯片的全局輸入時(shí)鐘 IO 管腳。
完成后點(diǎn)擊 Generate，目錄中會(huì)產(chǎn)生比如 pll0.v、pll0.ip 兩個(gè)文件。在 Quartus II 設(shè)計(jì)代碼中即可調(diào)用產(chǎn)生的模塊（.v）。
新生成的 Quartus II 工程中編輯源文件（如.v）加入 pll 模塊（這樣，原 MAX II 工程就不能正確編譯了，請(qǐng)留好備份）
Verilog 文件方式：

在 Supra Migrate 時(shí)需要將產(chǎn)生好的 IP 加入 IP Files（.ip）。
如果在設(shè)計(jì)過程中添加或修改 IP 文件，Supra project 需要重新再新建一次并覆蓋原工程，并執(zhí)行 Migrate 一次，和運(yùn)行 af_quartus.tcl。
應(yīng)用 AGM IP 的 Quartus II 工程中需要注意并確認(rèn)下面信息，正確執(zhí)行 Tcl 后會(huì)出現(xiàn)：
由于 IP 聲明包含在 alta_sim.v 的庫文件中，這個(gè)文件默認(rèn)在 supra 的安裝目錄中，如：
C:Supraetcarchrodinia，Quartus II project 應(yīng)包含這個(gè)文件。
同時(shí)，alta_pll 應(yīng)設(shè)為 Design Partition，如圖：

注意：
如果 Supra 編譯出錯(cuò)，有可能是新加入 PLL 使得 clk 時(shí)鐘線布線不成功，說明 576 的全局時(shí)鐘不夠，可修改新項(xiàng)目中的下面設(shè)置：
Settings->Fitter Settings，More Settings， Maximum number of global clocks allowed，改為 2或 3（一共是 4，PLL 用 2 個(gè)或 1 個(gè)時(shí)鐘）。

? UFM 的使用
需要調(diào)用 alta_ufms 模塊：

使用 USER FLASH，需要通過 SPI 口控制輸入輸出。
同時(shí)提供內(nèi)部晶振 OSC，可輸出 4MHz 左右時(shí)鐘，用于精度不高的時(shí)鐘設(shè)計(jì)。
在設(shè)計(jì)中加入后，轉(zhuǎn)換好的項(xiàng)目中，alta_ufms 需要在 Quartus II 中設(shè)為 Design Partition，如下圖，然后進(jìn)行正常編譯。

總的來說，硬件無需過多調(diào)試；
軟件按上述流程移植，絕大部分情況下均能成功。

審核編輯 黃宇