串行進位減法器電路設(shè)計

數(shù)字減法器電路的基本原理

對于兩個二進制數(shù) x 和 y，用“x-y”表示他們的二進制差，其結(jié)果有如下四種情形：

（1）0-0=0；（2）1-0=1；（3）1-1=0；（4）10-1=1。

對于上述四種情形中的 “10-1=1”的特殊情形，也即是當 x=10（即十進制的 2），y=1 時，它們的二進制差為 1，這表明在二進制減法中，作差過程存在向前一位借位的情形。

串行進位減法器電路

一個 n 位串行進位減法器是由 n 個全減器的借位位首尾相連、依次串聯(lián)在一起形成的，在串行進位減法器中，其借位從最低有效位（ Least Significant Bit，LSB）傳到其最高有效位（Most Significant Bit，MSB）需要很長的的時間（電路的延時）。

圖1 四位串行進位減法器邏輯電路圖

圖2 四位串行進位減法器的符號

圖1、圖2分別是一個四位的串行進位減法器邏輯電路圖和符號，其中 a i 、bi和 Bi是輸入位，D i 、Bi+1是輸出位，且 Bi+1作為更高位的輸入位。

串行進位減法器電路的主要優(yōu)點是：結(jié)構(gòu)簡單、便于連接和 IC 版圖設(shè)計的實現(xiàn)；但其缺點是：執(zhí)行運算速度較慢。這是因為串行進位減法器電路每一位的相減必須等到它前一位的計算結(jié)果，最高位相減必須要等到它前面的所有位都完成相減才能進行。

由于全減器只有在它的輸入位有效時它的輸出結(jié)果才是有效的，最左端的電路是最后響應(yīng)的，這樣全減器的輸出結(jié)果才是正確的。

因此，串行進位減法器電路總的延時取決于每一個全減器電路的信號傳輸延時，而信號的傳輸延時又與邏輯門的工藝有關(guān)，所以串行進位減法器電路的時間延時和電路中邏輯門的工藝相關(guān)。