CMOS工藝技術(shù)的概念、發(fā)展歷程、優(yōu)點(diǎn)以及應(yīng)用場(chǎng)景介紹

CMOS(Complementary Metal Oxide Semiconductor， 互補(bǔ)金屬氧化物半導(dǎo)體）工藝技術(shù)是當(dāng)今集成電路制造的主流技術(shù)，99% 的 IC 芯片，包括大多數(shù)數(shù)字、模擬和混合信號(hào)IC，都是使用 CMOS 技術(shù)制造的。

什么是P型半導(dǎo)體與N型半導(dǎo)體？

P型半導(dǎo)體是將三價(jià)元素（如硼或鎵）摻雜到硅中產(chǎn)生的。三價(jià)原子的外層有3個(gè)電子，與相鄰的硅原子共享時(shí)，會(huì)形成一個(gè)空穴，當(dāng)其他電子填補(bǔ)這個(gè)空穴時(shí)，空穴就會(huì)移動(dòng)到新的位置，并形成電流。

N型半導(dǎo)體是將五價(jià)元素（如磷、砷）摻雜到硅中產(chǎn)生的。五價(jià)原子的外層有5個(gè)電子，其中4個(gè)與相鄰的硅原子共享，形成共價(jià)鍵，而第5個(gè)電子由于與核的結(jié)合力較弱，容易變?yōu)樽杂呻娮?，自由電子移?dòng)則形成電流。

CMOS的發(fā)展歷程？

先由PMOS發(fā)展到NMOS，又發(fā)展為CMOS，目前CMOS技術(shù)漸漸不能勝任需求，又發(fā)展出BiCOMS、BCD 和HV-CMOS 等多個(gè)變種工藝技術(shù)。

在PMOS晶體管中，源極（Source）和漏極（Drain）是由p型半導(dǎo)體制成，襯底（Substrate）是n型半導(dǎo)體。當(dāng)在柵極（Gate）和源極之間施加負(fù)電壓時(shí)，空穴被吸引到柵極下方形成導(dǎo)電通道，使電流能夠通過(guò)。

NMOS（N型金屬氧化物半導(dǎo)體）NMOS 晶體管采用相反的方法。源極和漏極采用n型半導(dǎo)體，襯底采用p型半導(dǎo)體。當(dāng)柵極相對(duì)于源極呈正電壓時(shí)，會(huì)在N型硅基底和氧化層之間形成負(fù)電荷載流子導(dǎo)電的“溝道”，實(shí)現(xiàn)電流的導(dǎo)通。

CMOS技術(shù)是將NMOS和PMOS晶體管集成在同一個(gè)IC上的技術(shù)。在CMOS電路中，NMOS和PMOS晶體管是互相補(bǔ)充的關(guān)系，即當(dāng)一個(gè)導(dǎo)通時(shí)，另一個(gè)關(guān)閉。

CMOS的優(yōu)點(diǎn)

1，功耗極低：在沒(méi)有信號(hào)變化時(shí)，一個(gè)CMOS邏輯門(mén)中要么是NMOS導(dǎo)通要么是PMOS導(dǎo)通。因此，靜態(tài)功耗很低，只有在信號(hào)切換時(shí)才有顯著功耗。較低的功耗意味著與單獨(dú)基于 PMOS 或 NMOS 的 IC 相比，基于CMOS 技術(shù)的 IC 產(chǎn)生的熱量更少。

2，高抗噪性

3，集成度更高：隨著工藝技術(shù)的發(fā)展，晶體管的尺寸不斷縮小。在同樣的芯片面積內(nèi)集成更多的晶體管，從而提高了集成度。且CMOS技術(shù)支持模擬和數(shù)字電路的集成，這使得在單一芯片上實(shí)現(xiàn)復(fù)雜的系統(tǒng)級(jí)功能，例如系統(tǒng)級(jí)芯片（SoC）就是將處理器、內(nèi)存、mems等多種功能集成在單一芯片上的技術(shù)。

CMOS的應(yīng)用場(chǎng)景

CMOS技術(shù)用于構(gòu)建集成電路（IC）芯片，包括微處理器、微控制器、存儲(chǔ)芯片和其他數(shù)字邏輯電路。CMOS 技術(shù)還用于模擬電路，例如圖像傳感器、數(shù)據(jù)轉(zhuǎn)換器、射頻電路( RF CMOS ) 等。

審核編輯：劉清