內(nèi)容提要
Cadence 業(yè)界一流的 Integrity 3D-IC 平臺再添新功能
革命性的 AI 驅動數(shù)字和定制/模擬全流程,并針對 TSMC 2nm 制程工藝進行了優(yōu)化
適用于 TSMC 先進節(jié)點的全面 IP 組合、新的求解器認證以及光電學領域的關鍵進展,為下一代半導體設計創(chuàng)新提供了支持
楷登電子(美國 Cadence 公司,NASDAQ:CDNS)與臺積電(TSMC)深化了雙方的長期合作,官宣了一系列旨在加速設計的創(chuàng)新技術進展,包括從 3D-IC 和先進制程節(jié)點到設計 IP 和光電學的開發(fā)。
此次合作顯著推進了 AI、汽車、航空航天、超大規(guī)模和移動應用的系統(tǒng)及半導體設計,并取得了以下最新技術成果:
▍Cadence 與 TSMC 合作,為 Integrity3D-IC 平臺注入了新特色和功能:Cadence Integrity 3D-IC 平臺是適用于 TSMC 所有最新 3DFabric的業(yè)內(nèi)綜合解決方案,產(chǎn)品現(xiàn)可支持層次化 3Dblox 規(guī)范,將多個 chiplet 集成到各個層次中,以實現(xiàn)重復使用和模塊化設計。它還包括為簡化 chiplet 組裝和設計而開發(fā)的新功能,以及自動對齊標記插入流程,以加快在不同中間層和封裝上堆疊chiplet 的設計和組裝。
▍Cadence 的數(shù)字解決方案已通過 TSMC N2 設計工藝認證,包括:Innovus Implementation System、Quantus Extraction Solution、Quantus Field Solver、Tempus Timing Signoff 及 ECO Solution、Pegasus Verification System、Liberate Characterization 和 Voltus IC Power Integrity Solution。Genus Synthesis Solution 同樣支持 N2 工藝。Cadence 和 TSMC 正在合作開發(fā) AI 驅動的 Cadence 解決方案,驅動 AI 輔助的設計流程,以提高設計生產(chǎn)力和 PPA 優(yōu)化 。
▍Cadence 定制/模擬設計流程已經(jīng)過 TSMC 最新 N2 制程設計套件(PDK)的全面認證:針對 TSMC N2 PDK 經(jīng)過優(yōu)化的 Cadence 定制工具包括:用于設計輸入的 Virtuoso Schematic Editor 和用于分析的 Virtuoso ADE Suite(均為 Virtuoso Studio 的一部分),以及集成的 Spectre 仿真器。它們在管理工藝角仿真、統(tǒng)計分析、設計對中以及電路優(yōu)化方面的功能都得到了增強,而這些都是目前先進節(jié)點設計常用的功能。
Virtuoso Studio 的性能也得到了進一步提升,以支持從前至后的工藝遷移——從原理圖映射,到優(yōu)化設計規(guī)格,再到完整的 layout 布局布線自動化。Virtuoso Studio 和 Spectre 仿真平臺(包括 Spectre X、Spectre XPS 和 Spectre RF Option)均已通過最新的 TSMC N2 工藝技術認證。
▍Cadence 和 TSMC 緊密合作,發(fā)布了從N16 到 N6 RF 的 Virtuoso Studio 遷移參考流程,以大幅縮短周轉時間:特定目的的實例映射可快速重新定位原理圖,同時 EMXPlanar 3D Solver 可在設計階段為網(wǎng)線和器件提供電感綜合和電磁提取。Virtuoso ADE Suite 使用 Spectre 仿真的 RF 分析功能提供設計優(yōu)化,Virtuoso Studio Layout 工具可加速 RF layout 的復用和重新實現(xiàn),同時保留設計意圖。
▍Cadence 宣布推出適用于臺積電 N3 工藝的業(yè)界領先 IP 核全面產(chǎn)品組合,包括:
Cadence 適用于 TSMC N3 工藝的 UCIe IP,提供先進封裝和標準封裝兩種選項。Cadence 還提供適用于多種工藝和配置的 UCIe IP,為客戶提供全方位的 die-to-die(D2D)互連解決方案。
Cadence 的存儲器接口 IP 組合(DDR5、LPDDR5 和 GDDR6)經(jīng)過硅驗證,具有一流的系統(tǒng)裕度和 PPA 優(yōu)化架構,可支持下一代企業(yè)級高性能計算和 AI 應用。
Cadence 面向 TSMC N3 工藝的 PCIe 5.0 / CXL2.0 和 PCIe 6.0 / CXL3.0 IP 旨在提供更高的鏈路吞吐量和利用率,同時保證低延遲運行,給客戶提供卓越的 SoC 設計。
▍Cadence EMX 3D Planar Solver 已獲得 TSMC N5 工藝技術認證:憑借該認證,雙方的共同客戶能夠將 EMX Solver 無縫集成到先進節(jié)點 IC 設計流程中,從而實現(xiàn)高精度的電磁分析,克服電磁串擾和寄生的挑戰(zhàn)。此外,N2 和 N3 工藝技術的認證工作也在順利進行中。
▍Cadence 推出新的硅光子工藝流程,用于支持 TSMC 的緊湊型通用光子引擎(COUPE)技術:Cadence 和 TSMC 合作開發(fā)了 COUPE 三維光子工藝的設計流程,該流程依托 Cadence Integrity 3D-IC 平臺。TSMC COUPE 技術實現(xiàn)了光子 IC 與電子 IC 的異構集成,同時將耦合損耗降至最低。Cadence 正在開發(fā)的設計流程將支持 TSMC 的 COUPE 技術,包括 Cadence Spectre X Simulator、Virtuoso Studio、EMX 3D Planar Solver 和 Pegasus Verification System,助力雙方的共同客戶滿足最苛刻的系統(tǒng)要求,為高性能計算應用鋪平道路。
“我們與 TSMC 在 EDA、封裝和 IP 領域的合作取得了豐碩的成果,推出了一系列創(chuàng)新產(chǎn)品,旨在加速系統(tǒng)和半導體設計,助力客戶實現(xiàn)積極的產(chǎn)品上市目標,”Cadence 資深副總裁兼研發(fā)部總經(jīng)理 Chin-Chi Teng表示,“有了這些新認證的設計流程和標準化解決方案,客戶能夠以十足把握針對 TSMC先進節(jié)點進行設計,同時提高設計效率,取得技術進步”。
“TSMC 與 Cadence 密切合作,提供經(jīng)認證可用于 TSMC 最先進工藝的高質量設計工具,以此幫助客戶加速創(chuàng)新步伐,”TSMC 設計基礎設施管理部門負責人 Dan Kochpatcharin說道,“通過雙方的長期合作,我們能夠為最先進的 SoC 設計提供更大的價值,充分利用最新的技術創(chuàng)新所帶來的顯著性能提升和功耗改善”。
審核編輯:劉清
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原文標題:Cadence 與 TSMC 深化合作創(chuàng)新,以推動系統(tǒng)和半導體設計轉型
文章出處:【微信號:gh_fca7f1c2678a,微信公眾號:Cadence楷登】歡迎添加關注!文章轉載請注明出處。
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