在FPGA中利用IP核實現(xiàn)I/Q信號的產(chǎn)生

I/Q原理及優(yōu)勢

對于有些通信類，光通信類以及射頻方向的同學(xué)都知道在通信的信號處理中，輸入的信號需要分成兩路（I路和Q路），也被稱作為正交調(diào)制信號。通常射頻信號需要將低頻的基帶信號搬移到高頻的載波信號上進行傳輸，傳統(tǒng)方式是通過一個乘法器，將信號和載波進行相乘，實現(xiàn)頻譜搬移。

cos(a)*cos(b)=1/2[cos(a+b)-cos(a-b)]

但是這樣會增加兩個多余的信號頻率。信號通常來說越純凈越好，也對后續(xù)的插值，濾波，檢波起決定性的作用。而且在濾波的過程中很難濾除另外一個頻率，也徒然增加頻帶，消耗寶貴的資源。所以I/Q正交調(diào)制技術(shù)才得以在通信領(lǐng)域大展拳腳。

Cos(a-b)=cos(a)*cos(b)+sin(a)*sin(b)

并且I/Q兩路信號可以降低采樣率，方便將信號采用復(fù)數(shù)信號的形式（z=a+bi），降低每個支路的采樣率，降低對ADC的要求，節(jié)省開發(fā)和成品的成本，很好的保留原始信號的相位信息。

FPGA中利用IP核實現(xiàn)I/Q信號的產(chǎn)生

Quartus中提供了一個IP核為DDIO IP，可供采集高速ADC傳入的數(shù)據(jù)后分成I/Q兩路信號。并且通常比數(shù)據(jù)處理時采用數(shù)據(jù)截位生成I/Q兩路數(shù)據(jù)方便高效。

DDIO IP核（雙倍數(shù)據(jù)速率IO）

DDIO（Double Data Rate IO），IP核在邏輯單元（LE）中實現(xiàn)DDR寄存器，本程序中使用DDIO_IN實現(xiàn)一個DDR輸入接口，IP將在參考時鐘的上升沿和下降沿接收數(shù)據(jù)，實現(xiàn)2倍的時鐘速率將數(shù)據(jù)鎖存。

如果ADC選用的為14位，數(shù)據(jù)總線位寬選擇14bits，以及異步清零，未選擇數(shù)據(jù)使能端口，則數(shù)據(jù)的第一個bit將在輸入時鐘的下降沿被采集，反之將在上升沿被采集。

使用DDIO IP時需要注意OE信號在芯片中為低有效，但QuartusII軟件自動在輸出前添加一個反相器實現(xiàn)OE高電平有效，有需要可將OE轉(zhuǎn)換回低電平有效。

所以使用DDIO IP是通信中比較常見的一種做法，高速且精準。產(chǎn)生的I/Q兩路信號可以直接傳輸數(shù)字下變頻（DDC）模塊中進行處理，方便快捷。

審核編輯：劉清