VDMOS器件關(guān)鍵參數(shù)介紹

以下文章來(lái)源于元器件封裝測(cè)試之友 ，作者刨芯片的熊大大

1 VDMOS器件關(guān)鍵參數(shù)介紹

如圖1所示，VDMOS結(jié)構(gòu)就是P型注入和N+注入后兩次擴(kuò)散形成P型區(qū)和N+型區(qū)，在硅表面P型區(qū)和N+型區(qū)之間形成溝道，在柵極加壓后溝道開(kāi)啟，電流在溝道內(nèi)沿表面流動(dòng)，然后垂直地被漏極收集，圖中S為源極，D為漏極，G為柵極。VDMOS的制造工藝過(guò)程中采用自對(duì)準(zhǔn)雙擴(kuò)散工藝，自對(duì)準(zhǔn)因?yàn)椴粫?huì)產(chǎn)生跑偏問(wèn)題，可以精確控制溝道長(zhǎng)度、短溝道與穿通電壓的矛盾。VDMOS結(jié)構(gòu)中，若溝道長(zhǎng)度太短，當(dāng)源漏電壓較大時(shí)，在達(dá)到結(jié)的雪崩擊穿電壓之前，源漏之間已經(jīng)穿通，也就是源漏電壓未達(dá)到設(shè)計(jì)的擊穿電壓。若想獲得更高的擊穿電壓就必須加大源漏結(jié)間的距離，但這樣會(huì)使器件跨導(dǎo)變小，降低頻率特性。而采用雙擴(kuò)散工藝可以克服這一矛盾，在N-外延層上進(jìn)行P區(qū)和N+區(qū)雙重?cái)U(kuò)散，精確控制溝道長(zhǎng)度、形狀。漏區(qū)與溝道之間存在著N-外延層，它使PN-結(jié)的耗盡區(qū)主要向N-區(qū)一側(cè)擴(kuò)展，從而有效地阻止了穿通效應(yīng)的發(fā)生。外延層厚度可做得足夠大，以達(dá)到擊穿電壓的要求。

VDMOS器件關(guān)鍵參數(shù)包括開(kāi)啟電壓（VTH）、導(dǎo)通電阻（RDSON）、源漏擊穿電壓（BVDSS）、柵源漏電（IGSS）、源漏間漏電（IDSS）等。

開(kāi)啟電壓：VDMOS的有源區(qū)在柵電壓的控制下，逐漸由耗盡變?yōu)榉葱?，直至形成?dǎo)電溝道。則當(dāng)有源區(qū)達(dá)到表面反型形成溝道的最小柵源電壓，我們定義它為VDMOS開(kāi)啟電壓，用VTH表示。可能造成VDMOS開(kāi)啟電壓用VTH超規(guī)格的原因：溝道區(qū)的摻雜濃度（P-BODY的注入劑量、驅(qū)入）、柵極氧化層的質(zhì)量以及厚度。

導(dǎo)通電阻：每個(gè)VDMOS結(jié)構(gòu)都可以說(shuō)由八部分電阻組成（如圖2所示），也就是說(shuō)電流由源極流向漏極需要經(jīng)過(guò)這八部分電阻，分別為：源極接觸電阻（Rcs）;源區(qū)體電阻（Rbs）;溝道電阻（Rch）;積累層電阻（Ra）;結(jié)型場(chǎng)效應(yīng)晶體管電阻（Rj）;外延層電阻（Re）;襯底電阻（Rbd）;漏極接觸電阻（Rcd）?？赡苡绊慥DMOS導(dǎo)通電阻的因素為源極接觸電阻，此區(qū)域?yàn)橹負(fù)诫s，占導(dǎo)通電阻的比例很低，一般不會(huì)發(fā)生異常;溝道電阻，溝道長(zhǎng)度（SRC/BODY的結(jié)深）的大/小，造成溝道電阻偏大/小;積累層電阻，積累層電阻占RDSON的比例很小，產(chǎn)生問(wèn)題的可能性很小;外延層電阻，外延層的厚度/電阻率都直接影響到阻值;襯底電阻，襯底為重?fù)诫s，電阻率比較低，但是襯底很厚，由襯底的厚度決定襯底電阻大小;漏極接觸電阻，主要是金屬和D極接觸的電阻，與背面金屬電阻和金屬和背面材料接觸合金有關(guān)。

源漏擊穿電壓：對(duì)于VDMOS這種結(jié)構(gòu)，源漏擊穿電壓BVDSS規(guī)定為Vgs=0時(shí)在源漏間所加的最大反偏電壓，它表征了器件的耐壓的極限能力。反偏電壓的擊穿主要是以突變結(jié)PN-結(jié)的雪崩擊穿方式?jīng)Q定的，而且由于沒(méi)有少子貯存效應(yīng)，不存在二次擊穿，因此簡(jiǎn)化了對(duì)擊穿特性的研究。可能影響源漏擊穿電壓因素：P-BODY/N-EPI之間的結(jié)出現(xiàn)問(wèn)題，漏電變大，擊穿電壓變低;P-BODY摻雜濃度/驅(qū)入異常;改變BODY注入劑量/驅(qū)入，可以最直接/有效地影響漏擊穿電壓;EPI缺陷;分壓環(huán)異常;表面缺陷，造成表面漏電。

柵源漏電（IGSS）：IGSS是指在指定的柵極電壓情況下流過(guò)柵極的漏電流?？赡苡绊憱旁绰╇姷囊蛩兀簴艠O氧化層質(zhì)量;POLY層次的殘留;CONT的對(duì)偏，CONT對(duì)偏直接會(huì)造成G/S短路;S/G之間金屬殘留。

源漏間漏電（IDSS）：IDSS是指在當(dāng)柵極電壓為零時(shí)，在指定的源漏電壓下的源漏之間的泄漏電流。既然泄漏電流隨著溫度的增加而增大，IDSS在室溫和高溫下都有規(guī)定。漏電流造成的功耗可以用IDSS乘以源漏之間的電壓計(jì)算，通常這部分功耗可以忽略不計(jì)。源漏間漏電IDSS是衡量VDMOS器件性能的一個(gè)非常重要的參數(shù)，一般VDMOS產(chǎn)品要求IDSS<100 nA，若IDSS偏大，輕則使功耗增大，器件壽命縮短，重則導(dǎo)致DS短路，器件功能不正常。同時(shí)，VDMOS器件失效項(xiàng)目中，IDSS也是非常難解決的問(wèn)題。由此可見(jiàn)，對(duì)IDSS失效的控制對(duì)于VDMOS器件來(lái)說(shuō)是非常重要的。

測(cè)試電路如圖3所示，GS短接接地，在DS間加設(shè)定正向（反向）偏壓VDS，測(cè)量DS間的電流為IDSS，一般IDSS測(cè)量規(guī)范小于100 nA。

2 IDSS失效原因分析

圖4為平面VDMOS器件的剖面結(jié)構(gòu)。對(duì)于VDMOS器件來(lái)說(shuō)，一個(gè)芯片可能由成千上萬(wàn)如圖4所示的元胞構(gòu)成，任何一個(gè)元胞源漏漏電偏大或者短接都會(huì)導(dǎo)致整個(gè)器件失效。IDSS失效一般都不會(huì)是短路，而是漏電偏大。短路的話，就直接是P-BODY/N-EPI的結(jié)擊穿了。