基于接收機(jī)的應(yīng)用提出了一種混合式高動(dòng)態(tài)范圍AGC算法

0 引言

由于多徑衰落等因素，接收機(jī)天線端的信號(hào)功率可能具有超過(guò)60 dB的波動(dòng)[1]。而中頻ADC具有的固定動(dòng)態(tài)范圍難以精確采樣這樣的大動(dòng)態(tài)信號(hào)，為使基帶能夠正確解調(diào)、解碼，接收機(jī)需要根據(jù)輸入信號(hào)的強(qiáng)度自動(dòng)調(diào)整其增益，從而為后級(jí)提供相對(duì)恒定的輸出。這種功能正是由自動(dòng)增益控制(Automatic Gain Control，AGC)環(huán)路實(shí)現(xiàn)的。

常用的AGC環(huán)路分為3種：前饋式AGC、反饋式AGC與混合式AGC[2-4]。前饋式AGC表現(xiàn)為開(kāi)環(huán)控制，輸入信號(hào)功率被檢測(cè)后經(jīng)處理用作增益的調(diào)整；反饋式AGC則是閉環(huán)控制，輸出功率與一個(gè)參考值作對(duì)比后得到功率誤差，該誤差經(jīng)過(guò)運(yùn)算后控制增益的大小。文獻(xiàn)[3]的研究表明，前饋式的AGC具有更快的響應(yīng)速度，且其算法較為簡(jiǎn)單，占用資源較少，因此得到了廣泛的應(yīng)用。然而正因?yàn)槠潇`敏的響應(yīng)特性，前饋式AGC容易因電路參數(shù)的波動(dòng)而產(chǎn)生誤調(diào)。反饋式AGC則可以實(shí)現(xiàn)較為穩(wěn)定的控制，但因其呈閉環(huán)結(jié)構(gòu)，環(huán)路參數(shù)需要仔細(xì)確認(rèn)，為設(shè)計(jì)帶來(lái)一定的挑戰(zhàn)?；旌鲜紸GC則是前饋與反饋式的結(jié)合，兼具兩者的特性。

1 混合式AGC環(huán)路

用于接收機(jī)中的混合式AGC環(huán)路由射頻前饋式AGC電路與中頻反饋式AGC電路組成。如圖1所示，天線接收到的信號(hào)經(jīng)過(guò)一定的耦合系數(shù)饋入射頻檢波器，檢波器的輸出電壓由ADC轉(zhuǎn)換為數(shù)字量，再由FPGA處理后控制信號(hào)通路上的單刀雙擲開(kāi)關(guān)與數(shù)控衰減器，從而控制射頻部分的增益。其中，低噪聲放大器(Low Noise Amplifier，LNA)具有22 dB增益，衰減網(wǎng)絡(luò)具有-10 dB增益。射頻信號(hào)與本地振蕩器下混頻得到中頻輸入信號(hào)IFIN，IFIN經(jīng)過(guò)兩級(jí)相同的可變?cè)鲆娣糯笃?Variable Gain Amplifier，VGA)放大后，通過(guò)耦合器向中頻檢波器饋入適當(dāng)?shù)碾娖?，檢波器的輸出電壓VIFDET由ADC轉(zhuǎn)換為數(shù)字量，再由FPGA進(jìn)行數(shù)據(jù)處理，處理結(jié)果決定DAC的輸出電壓，從而控制VGA的增益。其中IFOUT表示中頻輸出信號(hào)，VG為VGA的控制電壓。

2 AGC算法

在介紹AGC算法前，首先說(shuō)明環(huán)路的設(shè)計(jì)指標(biāo)。如引言中所述，所設(shè)計(jì)的AGC算法需要滿足兩種不同輸入信號(hào)的需求。對(duì)于恒包絡(luò)信號(hào)，需要AGC單次控制時(shí)間小于50 μs，輸入動(dòng)態(tài)范圍不小于-95 dBm~5 dBm，輸出功率為-19 dBm；對(duì)于非恒包絡(luò)信號(hào)，需要輸出信號(hào)包絡(luò)不失真。

根據(jù)AGC環(huán)路指標(biāo)，設(shè)計(jì)了圖2所示的總體算法，注意到輸入信號(hào)的包絡(luò)特性在本系統(tǒng)中可由外部獲悉。環(huán)路啟動(dòng)時(shí)首先判斷輸入信號(hào)是否為恒包絡(luò)信號(hào),若是，則執(zhí)行快速AGC算法，否則執(zhí)行慢速AGC算法，順序均為先射頻后中頻。中頻AGC算法執(zhí)行完畢后經(jīng)過(guò)一定時(shí)間間隔再次返回射頻AGC，如此循環(huán)。

射頻前饋式AGC算法如圖3，首先配置ADC的射頻通道采樣，根據(jù)輸入信號(hào)的包絡(luò)特性，確定采樣次數(shù)。根據(jù)耦合器與射頻檢波器的特性(式(1))，將均值電平轉(zhuǎn)化為對(duì)應(yīng)的輸入功率。對(duì)于檢測(cè)到的輸入功率執(zhí)行條件判斷，從而確定LNA與數(shù)控衰減器的應(yīng)配狀態(tài)。若本次確定的狀態(tài)與目前的電路狀態(tài)一致，則跳過(guò)配置階段結(jié)束射頻AGC，否則按照所確定的狀態(tài)配置電路后結(jié)束。

射頻AGC算法的仿真結(jié)果如圖4所示，當(dāng)射頻輸入功率從-95 dBm變化至5 dBm時(shí)，射頻輸出功率變化范圍為[-73 dBm，-8.2 dBm]，將輸入信號(hào)的波動(dòng)范圍由100 dB降為64.8 dB。

在射頻調(diào)整的基礎(chǔ)上，中頻反饋式 AGC進(jìn)行增益的連續(xù)精密調(diào)控，其算法如圖5所示，首先為VGA的控制電壓VGint賦初始值，接著根據(jù)輸入信號(hào)的包絡(luò)特性確定中頻通道采樣次數(shù)并求均值VIFDET，在非恒包絡(luò)輸入下，兩次采樣間具有T1秒的時(shí)間間隔。中頻AGC環(huán)路中VGA的增益Gain與控制電壓VG在正常工作狀態(tài)下符合式(2)所示的線性關(guān)系,其中增益的單位為dB，控制電壓的單位為V。

根據(jù)所使用的VGA器件特性，式(2)中k取50，b取-5。中頻檢波器輸出電壓VIFDET與中頻輸出功率PIFOUT在正常工作區(qū)域符合式(3)的線性關(guān)系，其中電壓的單位為V，被檢測(cè)功率的單位為dBm。根據(jù)檢波器與耦合器特性可以得：

式(3)中k1取0.05，b1取2.575。

在中頻AGC環(huán)路中，若用PIFIN表示中頻輸入功率，PIFOUT表示中頻輸出功率，則所設(shè)計(jì)的環(huán)路目標(biāo)為：當(dāng)PMIN

基于控制目標(biāo)及式(4)所示的關(guān)系給出了圖5中的判斷條件與控制電壓VG的計(jì)算公式，其中VGint為VGA目前的控制電壓，Max[]表示取最大值運(yùn)算，Min[]表示取最小值運(yùn)算。由于檢波器僅在一定范圍內(nèi)符合式(3)的關(guān)系，因此需要確定一個(gè)可置信的檢波電壓區(qū)間：[0.375 V，2.75 V]。在此區(qū)間內(nèi)，認(rèn)為檢波電壓VIFDET代表了真實(shí)的輸出功率，此時(shí)按照式(4)所述的方法進(jìn)行AGC控制；當(dāng)VIFDET<0.375 V時(shí)，認(rèn)為輸出功率較小，需先增大VGA的控制電壓以提高增益，使VIFDET于可置信區(qū)間，然后重新進(jìn)行判斷；VIFDET>2.75 V時(shí)，需先減小VGA的控制電壓以降低增益，再重新判斷。

中頻AGC算法仿真結(jié)果如圖6所示。其中橫坐標(biāo)為AGC執(zhí)行次數(shù)。中頻輸入信號(hào)的功率范圍為-100 dBm～-10 dBm。當(dāng)輸入信號(hào)功率處于[-79.04，-9.3]dBm時(shí)，VGA控制電壓VG能夠隨著輸入功率的變化而改變，輸出功率保持在-19 dBm，VIFDET與PIFOUT同步變化，實(shí)現(xiàn)了環(huán)路的功率控制目標(biāo)。

3 算法的實(shí)現(xiàn)與測(cè)試

根據(jù)第2節(jié)所述，在Xilinx Spartan 3E系列FGPA上實(shí)現(xiàn)了混合式AGC算法。算法控制的主要器件包括ADC、射頻開(kāi)關(guān)、數(shù)控衰減器與DAC。其中，射頻與中頻部分共用一片10 bit、4通道的模數(shù)轉(zhuǎn)換器ADS7954；單刀雙擲開(kāi)關(guān)的狀態(tài)由FPGA輸出的單比特高低電平控制；數(shù)控衰減器為6 bit、0.5 dB步進(jìn)的RFSA2644芯片。中頻VGA的控制電壓由12 bit DAC提供。ADC通道的切換及采樣、數(shù)控衰減器的衰減值、DAC的輸出電壓均由FPGA通過(guò)串行外設(shè)接口(Serial Peripheral Interface，SPI)總線控制。為了方便數(shù)字部分的處理，所提出算法中的采樣次數(shù)N1、N2、N3、N4均取2的整數(shù)次冪。

在不同輸入激勵(lì)條件下Modelsim的功能仿真結(jié)果如圖7所示。當(dāng)輸入為恒包絡(luò)信號(hào)時(shí)（圖7（a）），首先配置ADC射頻通道，進(jìn)行4次射頻通道采樣，經(jīng)過(guò)計(jì)算后配置了數(shù)控衰減器。由于輸入功率較高，LNA始終保持關(guān)斷，隨后預(yù)置了VGA增益。接著配置ADC切換至中頻通道，進(jìn)行連續(xù)的16次采樣，最后配置DAC輸出適當(dāng)?shù)腣GA控制電壓。恒包絡(luò)輸入信號(hào)下單次AGC過(guò)程耗時(shí)41.73 μs。

當(dāng)輸入為非恒包絡(luò)信號(hào)時(shí)（圖7（b）），射頻AGC采樣變?yōu)?4次，中頻AGC仍然采樣16次，但在采樣間加入了6.68 μs時(shí)間間隔，總的控制時(shí)間為230.53 μs。使用示波器測(cè)量的時(shí)域輸入輸出波形如圖8所示，其中通道1為輸入正弦包絡(luò)信號(hào)，包絡(luò)周期為128 μs，通道2為中頻輸出信號(hào)，可以觀察到輸出信號(hào)包絡(luò)保持完好，平均功率恒定。

輸入為恒包絡(luò)信號(hào)條件下，混合式AGC環(huán)路中關(guān)鍵參數(shù)隨射頻輸入功率變化的曲線如圖9所示。圖9（a）中按照式（1）擬合的曲線與實(shí)測(cè)曲線吻合良好；圖9（b）中VGA控制電壓呈現(xiàn)三次跳變，與射頻AGC算法中的所設(shè)計(jì)的4種條件判斷相符；圖9(c)、圖9(d)表明所設(shè)計(jì)的AGC系統(tǒng)在輸入信號(hào)功率為-100 dBm~10 dBm時(shí)，輸出可恒定地控制在-19 dBm，具有110 dB的動(dòng)態(tài)范圍。近年來(lái)所提出AGC系統(tǒng)的動(dòng)態(tài)范圍對(duì)比如圖10[5-16]所示，對(duì)比表明本文所實(shí)現(xiàn)的動(dòng)態(tài)范圍具有一定的領(lǐng)先性。

4 結(jié)論

本文針對(duì)輸入信號(hào)的不同的包絡(luò)特性，結(jié)合前饋式與反饋式AGC的特點(diǎn)，依據(jù)接收機(jī)中的硬件架構(gòu)，提出了一種混合式高動(dòng)態(tài)范圍AGC算法，并在FPGA硬件平臺(tái)上得以實(shí)現(xiàn)。在該算法的控制下，以射頻開(kāi)關(guān)、數(shù)控衰減器、檢波器、可變?cè)鲆娣糯笃鳛楹诵钠骷?，?shí)現(xiàn)了一種輸入動(dòng)態(tài)范圍110 dB、靈敏度-100 dBm、輸出功率為-19 dBm的自動(dòng)增益控制環(huán)路。在恒包絡(luò)與非恒包絡(luò)輸入下，算法執(zhí)行時(shí)間分別為41.73 μs與230.53 μs，信號(hào)包絡(luò)保持完好。對(duì)比表明，所提出的AGC算法實(shí)現(xiàn)了優(yōu)良的動(dòng)態(tài)范圍特性。

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