高速電路串?dāng)_問題的產(chǎn)生與解決方法

在高速電路中信號的頻率的變高、邊沿變陡、電路板的尺寸變小、布線的密度變大，這些因素使得在高速數(shù)字電路的設(shè)計中，信號完整性問題越來越突出，其 已經(jīng)成為高速電路設(shè)計工程師不可避免的問題。串?dāng)_是指有害信號從一個網(wǎng)絡(luò)轉(zhuǎn)移到另一個網(wǎng)絡(luò)，它是信號完整性問題中一個重要問題，在數(shù)字設(shè)計中普遍存在，有 可能出現(xiàn)在芯片、PCB板、連接器、芯片封裝和連接器電纜等器件上。如果串?dāng)_超過一定的限度就會引起電路的誤觸發(fā)，導(dǎo)致系統(tǒng)無法正常工作。因此了解串?dāng)_問 題產(chǎn)生的機理并掌握解決串?dāng)_的設(shè)計方法，對于工程師來說是相當(dāng)重要的。

1 串?dāng)_問題產(chǎn)生的機理

串?dāng)_是信號在傳輸線上傳播時，由于電磁耦合而在相鄰的傳輸線上產(chǎn)生不期望的電壓或電流噪聲干擾，信號線的邊緣場效應(yīng)是導(dǎo)致串?dāng)_產(chǎn)生的根本原因。 為了便于分析，下面介紹幾個有關(guān)的概念。如圖1所示，假設(shè)位于A點的驅(qū)動器是干擾源，而位于D點的接受器為被干擾對象，那么驅(qū)動器A所在的傳輸線被稱之為 干擾源網(wǎng)絡(luò)或侵害網(wǎng)絡(luò)(Agreessor)，相應(yīng)的接收器D所在的傳輸線網(wǎng)絡(luò)被稱之為靜態(tài)網(wǎng)絡(luò)或受害網(wǎng)絡(luò)。靜態(tài)網(wǎng)絡(luò)靠近干擾源一端的串?dāng)_稱為近端串?dāng)_ (也稱后向串?dāng)_)，而遠(yuǎn)離干擾源一端的串?dāng)_稱為遠(yuǎn)端串?dāng)_(或稱前向串?dāng)_)。由于產(chǎn)生的原因不同將串?dāng)_可分為容性耦合串?dāng)_和感性耦合串?dāng)_兩類。

1．1 容性耦合機制

當(dāng)干擾線上有信號傳輸時，由于信號邊沿電壓的變化，在信號邊沿附近的區(qū)域，干擾線上的分布電容會感應(yīng)出時變的電場，而受害線處于這個電場里面， 所以變化的電場會在受害線上產(chǎn)生感應(yīng)電流?？梢园研盘柕倪呇乜闯墒茄馗蓴_線移動的電流源，在它移動的過程中，通過電容耦合不斷地在受害線上產(chǎn)生電流噪聲。 由于在受害線上每個方向的阻抗都是相同的，所以50％的容性耦合電流流向近端而另509／6則傳向遠(yuǎn)端。此外，容性耦合電流的流向都是從信號路徑到返回路 徑的，所以向近端和遠(yuǎn)端傳播的耦合電流都是正向的。對于近端容性耦合串?dāng)_，隨著驅(qū)動器輸出信號出現(xiàn)上升沿脈沖，流向近端的電流將從零開始迅速增加，當(dāng)邊沿 輸入了一個飽和長度以后，近端電流將達到一個固定值。另外，流向近端的耦合電流將以恒定的速度源源不斷地流向近端，當(dāng)上升沿到達干擾線的接收端，此上升沿 會被接受吸收，不再產(chǎn)生耦合電流信號，但是受害線上還有后向電流流向受害線的近端，所以近端的耦合電流將持續(xù)兩倍的傳輸延遲。

對于遠(yuǎn)端容性耦合串?dāng)_，由于信號的邊沿可看成是移動的電流源，它將在邊沿的附近區(qū)域產(chǎn)生經(jīng)互容流進受害線的耦合電流，而產(chǎn)生的耦合電流將有 50％與干擾線上的信號同向而且速度相同地流人遠(yuǎn)端，因此隨著干擾線上信號的傳輸，在受害線上將不斷地產(chǎn)生的前向耦合電流而且和已經(jīng)存在的前向耦合電流不 斷地疊加，并一同傳向遠(yuǎn)端。由于串?dāng)_只在信號的邊沿附近區(qū)域產(chǎn)生，流向遠(yuǎn)端的耦合電流的持續(xù)時間等于信號的躍變時間。具體的容性耦合如圖2所示。

1．2 感性耦合機制

當(dāng)信號在于擾線上傳播時，由于信號電流的變化，在信號躍變的附近區(qū)域，通過分布電感的作用將產(chǎn)生時變的磁場，變化的磁場在受害線上將感應(yīng)出噪聲 電壓，進而形成感性的耦合電流，并分別向近端和遠(yuǎn)端傳播。與容性耦合電流不一樣的是，感性耦合電流的方向與干擾線上信號傳播的方向是反向的，向近端傳輸 時，電流回路是從信號路徑到返回路徑，而向遠(yuǎn)端傳輸時，電流回路則是從返回路徑到信號路徑。

對于近端感性耦合串?dāng)_，其特征與近端容性耦合串?dāng)_非常相似，也是從零開始迅速增加，當(dāng)傳輸長度大于等于飽和長度以后，將穩(wěn)定在一個固定值，持續(xù)時間是兩倍的傳輸延遲。因為流向近端的感性耦合電流與容性耦合電流同向，所以兩者將疊加在一起。

對于遠(yuǎn)端感性耦合串?dāng)_，感性耦合噪聲與干擾線上信號邊沿的傳播速度相同，而且在每一步將會耦合出越來越多的噪聲電流，持續(xù)的時間等于信號躍變的 時間。但是由于電流流向與遠(yuǎn)端容性耦合電流是反向的，所以到達受害線遠(yuǎn)端接收器的耦合電流是兩者之差。具體的感性耦合如圖3所示。

l. 3 互感和互容的混合效應(yīng)

一般地，在完整的地平面上，容性和感性的耦合產(chǎn)生的串?dāng)_電壓大小相等，因此遠(yuǎn)端串?dāng)_的總噪聲由于容性和感性耦合的極性不一樣而相互抵消。在帶狀 線電路更能夠顯示兩者之間很好的平衡，其遠(yuǎn)端耦合系數(shù)極小，但是對于微帶線路，由于與串?dāng)_相關(guān)的電場大部分穿過的是空氣，而不是其他的絕緣材料，因此容性 串?dāng)_比感性串?dāng)_小，導(dǎo)致其遠(yuǎn)端串?dāng)_系數(shù)是一個小的負(fù)數(shù)。

2 串?dāng)_的仿真分析

在實際的設(shè)計中，板層特性(如厚度，介質(zhì)常數(shù)等)以及線長、線寬、線距、信號的上升時間等都會對串?dāng)_有所影響。下面結(jié)合使用Mentor Graphie公司的信號完整性仿真軟件Hyperlynx，對上述的影響串?dāng)_的因素進行分析。首先在Hyperlynx中建立兩線串?dāng)_的模型，設(shè)兩線的線寬為5 mil，線長為6 in，線距為5 mil，兩線均為頂層微帶線，特性阻抗為49．5Ω，兩線都端接50Ω的電阻，以消除反射的影響。干擾線的驅(qū)動器采用CMOS工藝器件的IBIS模型，電 壓為3．3 V，頻率為100 MHz。PCB的介電常數(shù)為4．3，六層板，其疊層結(jié)構(gòu)如圖5所示。

2．1 耦合長度對串?dāng)_的影響

改變兩線的耦合長度，分別將耦合長度設(shè)置為3 in，6 in，10 in，其他設(shè)置不變。

圖6(a)是耦合長度為3 in的串?dāng)_波形，其中近端串?dāng)_峰值為126．34 mV，遠(yuǎn)端為43．01 mV；圖6(b)是耦合長度為6 in的串?dāng)_波形，其近端串?dāng)_峰值為153．23 mV，遠(yuǎn)端為99．46 mV；圖6(c)是耦合長度為10 in的串?dāng)_波形，其近端串?dāng)_峰值為153．23 mV，遠(yuǎn)端為163．98 mV。由此可見，對于遠(yuǎn)端串?dāng)_峰值與耦合長度成正比，耦合長度越長，串?dāng)_越大；而對于近端串?dāng)_，當(dāng)耦合長度小于飽和長度時，串?dāng)_將隨著耦合長度的增加而增 加，但是當(dāng)耦合長度大于飽和長度時，近端串?dāng)_值將為一個穩(wěn)定值。

2．2 線間距對串?dāng)_的影響

以下是保持其他設(shè)置不變，考察線間距的改變對串?dāng)_的影響。分別設(shè)置線距為5 mil，15 mil，仿真波形如圖7所示。

由圖7可知，當(dāng)線間距為5 mil時，近段串?dāng)_峰值為153．23 mV，遠(yuǎn)端為99．46 mV；而線間距為15 mil時，近端串?dāng)_峰值為33．40 mV，遠(yuǎn)端為40．49 mV。可見隨著線間距的增大，無論是近端還是遠(yuǎn)端串?dāng)_都將減小，當(dāng)線間距大于等于線寬的3倍時，串?dāng)_已經(jīng)很小。

2．3 上升時間對串?dāng)_的影響

下面考察上升沿時間的變化對串?dāng)_的影響，其他設(shè)置保持不變。分別設(shè)置驅(qū)動器為CMOS 3．3 V MEDI—UM；CMOS 3．3 V FAST；CMOS 3．3 V ULTRA—FAST，仿真波形如圖8所示。

圖8(a)中的近端串?dāng)_峰值為153．9 mV，遠(yuǎn)端串?dāng)_為46．3 mV；圖8(b)中近端串?dāng)_峰值為153．2 mV，遠(yuǎn)端串?dāng)_為99．5 mV；圖8(c)中近段串?dāng)_峰值為153．2 mV，遠(yuǎn)端串?dāng)_為349．9 mV。可見，當(dāng)上升沿時間縮短時，遠(yuǎn)端串?dāng)_噪聲越來越大。對于近端串?dāng)_來說，如果與傳輸線的時延相比，上升時間較短，則近端串?dāng)_與上升時間無關(guān)；而如果與 傳輸線時遲相比，上升時間較長，則近端串?dāng)_噪聲與上升時間有關(guān)(隨著上升沿時間的減小，近端串?dāng)_變大)。

2．4 介質(zhì)層厚度對串?dāng)_的影響

在PCB的疊層編輯器中將介質(zhì)層厚度分別設(shè)置為3 mil和6 mil，其他設(shè)置不變，仿真波形如圖9所示。

考察以上的仿真波形可知，當(dāng)介質(zhì)層厚度為3 mil時，近端串?dāng)_峰值為153．2 mV，遠(yuǎn)端串?dāng)_為99．5 mV；當(dāng)介質(zhì)層厚度為6 mil時，近端串?dāng)_峰值為277．3 mV，遠(yuǎn)端串?dāng)_為163．9 mV。可見，隨著介質(zhì)層厚度的減小，串?dāng)_也將變小。

3 解決串?dāng)_的方法

串?dāng)_在電子產(chǎn)品的設(shè)計中普遍存在，通過以上的分析與仿真，了解了串?dāng)_的特性，總結(jié)出以下減少串?dāng)_的方法：

(1)在情況允許的情況下，盡量增大走線之間的距離，減小平行走線的長度，必要時采用jog方式走線。

(2)在確保信號時序的情況下，盡可能地選擇上升沿和下降沿速度更慢的器件，使電場和磁場變化的速度變慢，從而降低串?dāng)_。

(3)在設(shè)計走線時，應(yīng)該盡量使導(dǎo)體靠近地平面或電源平面。這樣可以使信號路徑與地平面緊密的耦合，減少對相鄰信號線的干擾。

(4)在布線空間允許的條件下，在串?dāng)_較嚴(yán)重的兩條信號線之間插入一條地線，可以減小兩條信號線間的耦合，進而減小串?dāng)_。